一種高速低失調動態比較器的制作方法

本發明涉及一種動態比較器，尤其涉及一種適用于高速接收器的高速低失調動態比較器。

背景技術：

隨著信息技術的進一步發展，數據傳輸量大幅增加，傳輸速度不斷提高，高速接收器的設計顯得日益重要。比較器作為高速接收器組成的關鍵模塊，其速度、精度以及功耗等性能指標對整個接收器都有著很大影響。一般的高速比較器都是采用動態鎖存比較器結構以滿足速度的要求，但是通常這類動態比較器都存在很大的失調電壓，嚴重制約了動態比較器的精度，限制了動態比較器在高速接收器中的應用。

適用于高速接收器的失調校準成為亟待解決的問題，因而，提出一種高速低失調動態比較器，減小比較器失調電壓的影響。

技術實現要素：

為了解決現有技術存在的不足，本發明的目的在于提供一種高速低失調動態比較器，能夠減小比較器失調電壓的影響，適用于高速接收器的失調校準。

為實現上述目的，本發明提供的高速低失調動態比較器，包括：動態差分比較電路、比較器校準電路、時鐘控制電路、第一開關、第二開關、第三開關、第四開關及第五開關，其中，

所述時鐘控制電路具有時鐘輸入端、第一時鐘輸出端及第二時鐘輸出端；

所述動態差分比較電路具有時鐘輸入端、同相輸入端、反相輸入端、同相補償控制輸入端、反相補償控制輸入端、同相輸出端及反相輸出端；

所述比較器校準電路具有時鐘輸入端、復位使能輸入端、同相補償輸出端、反相補償輸出端、同相輸入端及反相輸入端；

所述時鐘控制電路的所述時鐘輸入端接收外部輸入的時鐘信號；

所述時鐘控制電路的所述第一時鐘輸出端提供時鐘控制信號給所述動態差分比較電路的所述時鐘輸入端；

所述時鐘控制電路的所述第二時鐘輸出端提供時鐘控制信號給所述比較器校準電路的所述時鐘輸入端；

所述動態差分比較電路的所述同相輸入端分別通過所述第一開關、所述第三開關接收外部輸入的同相輸入信號及共模信號；

所述動態差分比較電路的所述反相輸入端分別通過所述第二開關、所述第四開關接收外部輸入的反相輸入信號及共模信號；

所述動態差分比較電路的所述同相補償控制輸入端、所述反相補償控制輸入端分別接收所述比較器校準電路的所述同相補償輸出端及所述反相補償輸出端提供的同相補償控制信號及反相補償控制信號；

所述動態差分比較電路的所述同相輸出端、所述反相輸出端分別輸出同相輸出信號及反相輸出信號；

所述比較器校準電路的所述復位使能輸入端接收外部輸入的復位使能信號；

所述比較器校準電路的所述同相輸入端、所述反相輸入端分別接收所述動態差分比較電路的所述同相輸出端及所述反相輸出端輸出的同相輸出信號及反相輸出信號；

所述第五開關的兩端分別連接所述動態差分比較電路的所述同相輸入端及所述反相輸入端。

進一步地，所述動態差分比較電路包括：依次串聯連接的第一反相器、第二反相器及第三反相器，其中，

所述第一反相器的輸入端作為所述動態差分比較電路的所述時鐘輸入端，并且輸出端輸出信號給所述第二反相器，所述第二反相器輸出信號給所述第三反相器。

進一步地，所述動態差分比較電路還包括：第一晶體管、第二晶體管、第三晶體管、第九晶體管、第十五晶體管及第十六晶體管，及與所述第三晶體管相并聯的第一多組晶體管組，及與所述第九晶體管相并聯的第二多組晶體管組，其中，

所述第一晶體管、所述第三晶體管、所述第一多組晶體管組的源極，及所述第十五晶體管的漏極相連接；

所述第二晶體管、所述第九晶體管、所述第二多組晶體管組的源極，及所述第十六晶體管的漏極相連接；

所述第十五晶體管、所述第十六晶體管的柵極相連接，并受控于所述第三反相器的輸出信號；

所述第十五晶體管及所述第十六晶體管的源極接地；

所述第一晶體管、所述第三晶體管、所述第一多組晶體管組的漏極連接于第一點；

所述第二晶體管、所述第九晶體管、所述第二多組晶體管組的漏極連接于第二點；

所述第三晶體管、所述第一多組晶體管組中每組晶體管組的柵極分別接收所述比較器校準電路輸出的同相補償控制信號；

所述第九晶體管、所述第二多組晶體管組中每組晶體管組的柵極分別接收所述比較器校準電路輸出的反相補償控制信號；

所述第一晶體管、所述第二晶體管的柵極分別作為所述動態差分比較電路的所述同相輸入端及所述反相輸入端。

進一步地，所述第一多組晶體管組及所述第二多組晶體管組中晶體管組的組數相同。

進一步地，所述第一多組晶體管組中每組晶體管組的數量均為2^N，并且遞增，其中，N為正整數；

所述第二多組晶體管組中每組晶體管組的數量均為2^N，并且遞增，其中，N為正整數。

進一步地，所述動態差分比較電路還包括：第十七晶體管、第十八晶體管、第十九晶體管、第二十晶體管、第二十一晶體管、第二十二晶體管及第二十三晶體管，其中，

所述第十八晶體管、所述第二十晶體管及所述第二十一晶體管的漏極，及所述第十九晶體管及所述第二十二晶體管的柵極，相連接于所述第一點；

所述第十八晶體管及所述第二十一晶體管的柵極，及所述第十九晶體管、所述第二十二晶體管及所述第二十三晶體管的漏極，相連接于所述第二點；

所述第十七晶體管的漏極及所述第十八晶體管、所述第十九晶體管的源極相連接；

所述第十七晶體管、所述第二十晶體管及所述第二十三晶體管的柵極接收所述第二反相器的輸出信號；

所述第十七晶體管的源極接地；

所述第二十晶體管、所述第二十一晶體管、所述第二十二晶體管及所述第二十三晶體管的源極分別連接電源。

進一步地，所述動態差分比較電路還包括：第二十四晶體管、第二十五晶體管、串聯連接的第四反相器及第五反相器、及串聯連接的第六反相器及第七反相器，其中，

所述第四反相器、所述第五反相器的連接點與所述第二十五晶體管的漏極相連接；

所述第六反相器、所述第七反相器的連接點與所述第二十四晶體管的漏極相連接；

所述第四反相器、所述第六反相器的輸入端分別連接于所述第二點及所述第一點；

所述第五反相器、所述第七反相器的輸出端分別作為所述動態差分比較電路的所述同相輸出端及所述反相輸出端；

所述第二十四晶體管、所述第二十五晶體管的柵極分別接收所述第一反相器的輸出信號；

所述第二十四晶體管、所述第二十五晶體管的源極分別接地。

本發明的高速低失調動態比較器適用于高速接收器，通過增加基于數字代碼實現的比較器校準電路，控制動態差分比較電路的輸入端，補償動態差分比較器的失調誤差，大幅度地減小了動態差分比較器失調電壓的影響。

本發明的其它特征和優點將在隨后的說明書中闡述，并且，部分地從說明書中變得顯而易見，或者通過實施本發明而了解。

附圖說明

附圖用來提供對本發明的進一步理解，并且構成說明書的一部分，并與本發明的實施例一起，用于解釋本發明，并不構成對本發明的限制。在附圖中：

圖1為根據本發明的高速低失調動態比較器的原理圖；

圖2為根據本發明的動態差分比較電路的時鐘電路的原理圖；

圖3為根據本發明的動態差分比較電路的輸入電路的原理圖；

圖4為根據本發明的動態差分比較電路的鎖存電路的原理圖；

圖5為根據本發明的動態差分比較電路的輸出電路的原理圖。

具體實施方式

以下結合附圖對本發明的優選實施例進行說明，應當理解，此處所描述的優選實施例僅用于說明和解釋本發明，并不用于限定本發明。

圖1為根據本發明的高速低失調動態比較器的原理圖，下面參考圖1，對本發明的高速低失調動態比較器進行詳細描述。

本發明的高速低失調動態比較器能夠減小比較器失調電壓的影響，十分適用于高速接收器的失調校準。

本發明的高速低失調動態比較器，包括動態差分比較電路101、比較器校準電路102、時鐘控制電路103、第一開關S1、第二開關S2、第三開關S3、第四開關S4及第五開關S5，其中，

時鐘控制電路103具有時鐘輸入端31、第一時鐘輸出端32及第二時鐘輸出端33；

動態差分比較電路101具有時鐘輸入端11、同相輸入端12、反相輸入端13、同相補償控制輸入端14、反相補償控制輸入端15、同相輸出端16及反相輸出端17；

比較器校準電路102具有時鐘輸入端21、復位使能輸入端22、同相補償輸出端23、反相補償輸出端24、同相輸入端25及反相輸入端26。

進一步地，

時鐘控制電路103的時鐘輸入端31接收外部輸入的時鐘信號CLK；

時鐘控制電路103的第一時鐘輸出端32提供時鐘控制信號CLK_COMP給動態差分比較電路101的時鐘輸入端11；

時鐘控制電路103的第二時鐘輸出端33提供時鐘控制信號CLK_CAL給比較器校準電路102的時鐘輸入端21。

動態差分比較電路101的同相輸入端12分別通過第一開關S1、第三開關S3接收外部輸入的同相輸入信號VIP及共模信號VCM；

動態差分比較電路101的反相輸入端13分別通過第二開關S2、第四開關S4接收外部輸入的反相輸入信號VIN及共模信號VCM；

動態差分比較電路101的同相補償控制輸入端14、反相補償控制輸入端15分別接收比較器校準電路102的同相補償輸出端23及反相補償輸出端24提供的同相補償控制信號CALP<5:0>及反相補償控制信號CALN<5:0>；

動態差分比較電路101的同相輸出端16、反相輸出端17分別輸出同相輸出信號VOP及反相輸出信號VON。

比較器校準電路102的復位使能輸入端22接收外部輸入的復位使能信號RST；

比較器校準電路102的同相輸入端25、反相輸入端26分別接收動態差分比較電路101的同相輸出端16及反相輸出端17輸出的同相輸出信號VOP及反相輸出信號VON。

第五開關S5的兩端分別連接動態差分比較電路101的同相輸入端12及反相輸入端13。

本發明的高速低失調動態比較器通過比較器校準電路102補償動態差分比較電路101輸入對管的失調，在保證高速度的同時，可以有效降低比較器失調電壓的影響，提高高速接收比較器的精度。

圖2為根據本發明的動態差分比較電路的時鐘電路的原理圖，如圖2所示，本發明的動態差分比較電路的時鐘電路包括依次串聯連接的第一反相器INV1、第二反相器INV2及第三反相器INV3，其中，

第一反相器INV1的輸入端作為動態差分比較電路101的時鐘輸入端11接收時鐘控制信號CLK_COMP，并且輸出端輸出信號CLKB1給第二反相器INV2，第二反相器INV2輸出信號CLKD給第三反相器INV3，第三反相器INV3的輸出端輸出信號CLKB。

圖3為根據本發明的動態差分比較電路的輸入電路的原理圖，如圖3所示，本發明的動態差分比較電路的輸入電路包括：第一晶體管M1、第二晶體管M2、第三晶體管M30、第四晶體管組M31<1:0>、第五晶體管組M32<3:0>、第六晶體管組M33<7:0>、第七晶體管組M34<15:0>、第八晶體管組M35<31:0>、第九晶體管M40、第十晶體管組M41<1:0>、第十一晶體管組M42<3:0>、第十二晶體管組M43<7:0>、第十三晶體管組M44<15:0>、第十四晶體管組M45<31:0>、第十五晶體管M5及第十六晶體管M6，其中，

第一晶體管M1、第三晶體管M30、第四晶體管組M31<1:0>、第五晶體管組M32<3:0>、第六晶體管組M33<7:0>、第七晶體管組M34<15:0>及第八晶體管組M35<31:0>的源極，及第十五晶體管M5的漏極相連接；

第二晶體管M2、第九晶體管M40、第十晶體管組M41<1:0>、第十一晶體管組M42<3:0>、第十二晶體管組M43<7:0>、第十三晶體管組M44<15:0>、第十四晶體管組M45<31:0>的源極，及第十六晶體管M6的漏極相連接；

第十五晶體管M5、第十六晶體管M6的柵極相連接，并受控于第三反相器INV3的輸出信號CLKB；

第十五晶體管M5及第十六晶體管M6的源極接地；

第一晶體管M1、第三晶體管M30、第四晶體管組M31<1:0>、第五晶體管組M32<3:0>、第六晶體管組M33<7:0>、第七晶體管組M34<15:0>及第八晶體管組M35<31:0>的漏極連接于點W1；

第二晶體管M2、第九晶體管M40、第十晶體管組M41<1:0>、第十一晶體管組M42<3:0>、第十二晶體管組M43<7:0>、第十三晶體管組M44<15:0>及第十四晶體管組M45<31:0>的漏極連接于點W2；

第三晶體管M30、第四晶體管組M31<1:0>、第五晶體管組M32<3:0>、第六晶體管組M33<7:0>、第七晶體管組M34<15:0>及第八晶體管組M35<31:0>的柵極分別接收比較器校準電路102輸出的同相補償控制信號CALP<5:0>；

第九晶體管M40、第十晶體管組M41<1:0>、第十一晶體管組M42<3:0>、第十二晶體管組M43<7:0>、第十三晶體管組M44<15:0>及第十四晶體管組M45<31:0>的柵極分別接收比較器校準電路102輸出的反相補償控制信號CALN<5:0>；

第一晶體管M1、第二晶體管M2的柵極分別作為動態差分比較電路101的同相輸入端12及反相輸入端13，接收外部輸入的同相輸入信號VIP及反相輸入信號VIN；

與第三晶體管M30相并聯的晶體管組的組數同與第九晶體管M40相并聯的晶體管組的組數相一致。

當然，與第三晶體管M30相并聯的晶體管組的組數，不僅僅限定為5組（由第四晶體管組M31<1:0>、第五晶體管組M32<3:0>、第六晶體管組M33<7:0>、第七晶體管組M34<15:0>及第八晶體管組M35<31:0>構成），也可以根據需要進行調整；并且與第九晶體管M40相并聯的晶體管組的組數，也不僅僅限定為5組（由第十晶體管組M41<1:0>、第十一晶體管組M42<3:0>、第十二晶體管組M43<7:0>、第十三晶體管組M44<15:0>及第十四晶體管組M45<31:0>構成），也可以根據需要進行調整。

其中，

第四晶體管組M31<1:0>、第五晶體管組M32<3:0>、第六晶體管組M33<7:0>、第七晶體管組M34<15:0>及第八晶體管組M35<31:0>中晶體管的數量均為2^N，并且遞增，優選地，第四晶體管組M31<1:0>、第五晶體管組M32<3:0>、第六晶體管組M33<7:0>、第七晶體管組M34<15:0>及第八晶體管組M35<31:0>中晶體管的數量依次為2、4、8、16、32。

第十晶體管組M41<1:0>、第十一晶體管組M42<3:0>、第十二晶體管組M43<7:0>、第十三晶體管組M44<15:0>及第十四晶體管組M45<31:0>中晶體管的數量均為2^N，并且遞增，優選地，第十晶體管組M41<1:0>、第十一晶體管組M42<3:0>、第十二晶體管組M43<7:0>、第十三晶體管組M44<15:0>及第十四晶體管組M45<31:0>中晶體管的數量依次為2、4、8、16、32。

當然，上述晶體管組中晶體管的數量，不僅限于2^N，可以根據實際需要進行調整。

圖4為根據本發明的動態差分比較電路的鎖存電路的原理圖，如圖4所示，本發明的動態差分比較電路的鎖存電路包括：第十七晶體管M7、第十八晶體管M8、第十九晶體管M9、第二十晶體管M10、第二十一晶體管M11、第二十二晶體管M12及第二十三晶體管M13，其中，

第十八晶體管M8、第二十晶體管M10及第二十一晶體管M11的漏極，及第十九晶體管M9及第二十二晶體管M12的柵極，相連接于點W1；

第十八晶體管M8及第二十一晶體管M11的柵極，及第十九晶體管M9、第二十二晶體管M12及第二十三晶體管M13的漏極，相連接于點W2；

第十七晶體管M7的漏極及第十八晶體管M8、第十九晶體管M9的源極相連接；

第十七晶體管M7、第二十晶體管M10及第二十三晶體管M13的柵極接收第二反相器INV2的輸出信號CLKD；

第十七晶體管M7的源極接地；

第二十晶體管M10、第二十一晶體管M11、第二十二晶體管M12及第二十三晶體管M13的源極分別連接電源VDD。

圖5為根據本發明的動態差分比較電路的輸出電路的原理圖，如圖5所示，本發明的動態差分比較電路的輸出電路包括：第二十四晶體管M14、第二十五晶體管M15、串聯連接的第四反相器INV4及第五反相器INV5、及串聯連接的第六反相器INV6及第七反相器INV7，其中，

第四反相器INV4、第五反相器INV5的連接點與第二十五晶體管M15的漏極相連接；

第六反相器INV6、第七反相器INV7的連接點與第二十四晶體管M14的漏極相連接；

第四反相器INV4、第六反相器INV6的輸入端分別連接于點W2及點W1；

第五反相器INV5、第七反相器INV7的輸出端分別作為動態差分比較電路101的同相輸出端16及反相輸出端17；

第二十四晶體管M14、第二十五晶體管M15的柵極分別接收第一反相器INV1的輸出信號CLKB1；

第二十四晶體管M14、第二十五晶體管M15的源極分別接地。

下面結合圖1至圖5，詳細介紹本發明的高速低失調動態比較器的工作原理。

比較器校準電路102的復位使能信號RST將其輸出的補償控制信號CALP<5:0>及CALN<5:0>全部復位為低電平。當動態差分比較電路101接收的時鐘控制信號CLK_COMP=1時，第三開關S3、第四開關S4及第五開關S5閉合，動態差分比較電路101的輸入端（12、13）連接到共模電平VCM，由于存在失調的影響，動態差分比較電路101輸出端（16、17）的輸出信號VOP和VON，一端輸出高電平，另一端輸出低電平。

當比較器校準電路102接收的時鐘控制信號CLK_CAL=1時，比較器校準電路102檢測到動態差分比較電路101輸出端（16、17）輸出信號VOP和VON的電平，控制其輸出的補償控制信號CALP<5:0>或CALN<5:0>逐次遞增，從而控制與動態差分比較電路101同相輸入端12連接的第一晶體管M1及并聯的第三晶體管M30、第四晶體管組M31<1:0>、第五晶體管組M32<3:0>、第六晶體管組M33<7:0>、第七晶體管組M34<15:0>、第八晶體管組M35<31:0>的柵極，或與動態差分比較電路102反相輸入端13連接的第二晶體管M2及并聯的第九晶體管M40、第十晶體管組M41<1:0>、第十一晶體管組M42<3:0>、第十二晶體管組M43<7:0>、第十三晶體管組M44<15:0>、第十四晶體管組M45<31:0>的柵極，對動態差分比較電路101的失調電壓逐次進行補償。直到動態差分比較電路101輸出端（16、17）的輸出信號VOP和VON的值發生翻轉，完成失調校準過程。

本發明的高速低失調動態比較器適用于高速接收器，通過增加基于數字代碼實現的比較器校準電路，控制動態差分比較電路的輸入端，補償動態差分比較器的失調誤差，大幅度地減小了動態差分比較器失調電壓的影響。

本領域普通技術人員可以理解：以上所述僅為本發明的優選實施例而已，并不用于限制本發明，盡管參照前述實施例對本發明進行了詳細的說明，對于本領域的技術人員來說，其依然可以對前述各實施例記載的技術方案進行修改，或者對其中部分技術特征進行等同替換。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。