高性能低開銷的單粒子翻轉在線自恢復鎖存器的制作方法

本發明涉及一種高性能低開銷的單粒子翻轉在線自恢復鎖存器，屬于集成電路抗單粒子翻轉加固容錯設計領域。

背景技術：

隨著半導體制造工藝的迅猛發展，集成電路特征尺寸和工作電壓呈現不斷下降趨勢，電路節點的邏輯狀態發生翻轉所需要的電荷量（臨界電荷）也隨之降低，電路越發容易受到輻射環境中的重離子、α粒子、中子和質子等粒子的影響而產生軟錯誤。軟錯誤是一種由輻射環境下集成電路瞬態故障引起的瞬時性錯誤。粒子撞擊電路節點所誘發的單粒子翻轉是一種典型的軟錯誤。

鎖存器是一種基本的時序元件，廣泛應用于大規模的集成電路與系統中。有統計數據表明，在納米工藝下單粒子翻轉已經成為影響鎖存器電路可靠性設計的主要問題。在航空航天領域，鎖存器電路長時間工作于高能粒子和宇宙射線大量存在的空間輻射環境中，必須要對其進行單粒子翻轉加固設計。鎖存器的單粒子翻轉加固設計，對于提高集成電路的可靠性具有重要的意義。

目前針對鎖存器的抗單粒子翻轉加固設計主要存在以下問題：一是存在脆弱的節點，當其發生單粒子翻轉，鎖存器輸出端將保持為錯誤的邏輯值，不能實現對單粒子翻轉的完全容忍；二是雖然能夠實現對單粒子翻轉的完全容忍，但是存在脆弱的節點，當其發生單粒子翻轉，在鎖存器內部將保持為錯誤的邏輯值而不影響輸出端，亦即不能保證所有節點均能夠在線自恢復，無法適用于高可靠性需求的電路系統；三是面積、延遲、功耗等開銷較大。

技術實現要素：

本發明的目的是克服現有抗單粒子翻轉加固鎖存器結構存在的不足，提供一種高性能低開銷的單粒子翻轉在線自恢復鎖存器，滿足高性能低開銷需求場景。該鎖存器通過四組相互反饋的I單元構建高可靠性數據存儲反饋環實現單粒子翻轉的在線自恢復，使用高速通路、鐘控技術和較少的晶體管數量降低鎖存器開銷，可廣泛應用于對可靠性、性能和面積功耗開銷要求較高的各個領域。

為了實現上述目的，本發明采用如下技術方案：

高性能低開銷的單粒子翻轉在線自恢復鎖存器，其特征在于：包括兩個傳輸門、四個I單元；所述的兩個傳輸門依次為第一傳輸門（TG1）、第二傳輸門（TG2）；所述的四個I單元依次為第一I單元（IE1）、第二鐘控I單元（IE2-CG）、第三I單元（IE3）、第四鐘控I單元（IE4-CG）；每個I單元電路內均含有第一信號輸入端、第二信號輸入端和信號輸出端；每個鐘控I單元電路內均含有第一信號輸入端、第二信號輸入端、時鐘信號輸入端、反相時鐘信號輸入端和信號輸出端；其中，第一傳輸門（TG1）的信號輸入端為本鎖存器的數據輸入端，第一傳輸門（TG1）的信號輸出端分別與第一I單元（IE1）的第一信號輸入端、第二鐘控I單元（IE2-CG）的輸出端、第三I單元（IE3）的第二信號輸入端相連接；第二傳輸門（TG2）的信號輸入端為本鎖存器的數據輸入端，第二傳輸門（TG2）的信號輸出端分別與第一I單元（IE1）的第二信號輸入端、第三I單元（IE3）的第一信號輸入端、第四鐘控I單元（IE4-CG）的信號輸出端相連接；第一I單元（IE1）的信號輸出端分別與第二鐘控I單元（IE2-CG）的第二信號輸入端、第四鐘控I單元（IE4-CG）的第一信號輸入端相連接；第三I單元（IE3）的信號輸出端分別與第二鐘控I單元（IE2-CG）的第一信號輸入端、第四鐘控I單元（IE4-CG）的第二信號輸入端相連接；第二鐘控I單元（IE2-CG）的信號輸出端為本鎖存器的數據輸出端；所述的第一傳輸門（TG1）、第二傳輸門（TG2）具有相同的時鐘；所述的第二鐘控I單元（IE2-CG）、第四鐘控I單元（IE4-CG）具有相同的時鐘，且與第一傳輸門（TG1）、第二傳輸門（TG2）的時鐘相反。

I單元的構建情形如下：

所述I單元電路由第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1組成；其中，第一PMOS管MP1的柵極為I單元電路的第一信號輸入端（I1）；第二PMOS管MP2的柵極與第一NMOS管MN1的柵極相連接，連接點為I單元電路的第二信號輸入端（I2）；第二PMOS管MP2的漏極與第一NMOS管MN1的漏極相連接，連接點為I單元電路的信號輸出端（Out）；第一PMOS管MP1的漏極與第二PMOS管MP2的源極相連接；第一PMOS管MP1的源極、第一PMOS管MP1的襯底、第二PMOS管MP2的襯底均連接電源（VDD）；第一NMOS管MN1的襯底接地。

鐘控I單元的構建情形如下：

所述鐘控I單元電路由第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1、第二NMOS管MN2組成；其中，第一PMOS管MP1的柵極為鐘控I單元電路的第一信號輸入端（I1）；第二PMOS管MP2的柵極與第二NMOS管MN2的柵極相連接，連接點為鐘控I單元電路的第二信號輸入端（I2）；第三PMOS管MP3的漏極與第一NMOS管MN1的漏極相連接，連接點為鐘控I單元電路的信號輸出端（Out）；第三PMOS管MP3的柵極與時鐘信號（CLK）相連接；第一NMOS管MN1的柵極與反相時鐘信號（NCK）相連接；第一PMOS管MP1的漏極與第二PMOS管MP2的源極相連接；第二PMOS管MP2的漏極與第三PMOS管MP3的源極相連接；第一NMOS管MN1的源極與第二NMOS管MN2的漏極相連接；第一PMOS管MP1的源極、第一PMOS管MP1的襯底、第二PMOS管MP2的襯底、第三PMOS管MP3的襯底均連接電源（VDD）；第一NMOS管MN1的襯底、第二NMOS管MN2的襯底均接地。

本發明具有以下有益效果：

1）通過四組相互反饋的I單元構建高可靠性數據存儲反饋環，不但能夠對單粒子翻轉進行完全容忍，而且能夠實現對單粒子翻轉的在線自恢復。

2）通過如下手段降低鎖存器開銷：使用高速通路提高電路性能、使用鐘控技術降低電路功耗、使用較少的晶體管數量降低面積開銷。

附圖說明

為了更好地闡述本發明的具體實施方式和在線自恢復原理，下面結合附圖對本發明作進一步說明。

圖1是本發明所述的高性能低開銷的單粒子翻轉在線自恢復鎖存器電路原理圖。

圖2是I單元的電路原理圖。

圖3是I單元的符號表示法。

圖4是I單元的真值表。

圖5是鐘控I單元的電路原理圖。

圖6是鐘控I單元的符號表示法。

圖7是鐘控I單元的真值表。

具體實施方式

為了使本發明的目的、技術方案及有益效果更加清楚明了，下面結合附圖對本發明加以詳細說明。應當理解，以下所描述的具體實施例僅用于解釋本發明，并不用于限定本發明。

本發明所提供的高性能低開銷的單粒子翻轉在線自恢復鎖存器電路原理圖如圖1所示，其包括兩個傳輸門、四個I單元；所述的兩個傳輸門依次為第一傳輸門（TG1）、第二傳輸門（TG2）；所述的四個I單元依次為第一I單元（IE1）、第二鐘控I單元（IE2-CG）、第三I單元（IE3）、第四鐘控I單元（IE4-CG）；每個I單元電路內均含有第一信號輸入端、第二信號輸入端和信號輸出端；每個鐘控I單元電路內均含有第一信號輸入端、第二信號輸入端、時鐘信號輸入端、反相時鐘信號輸入端和信號輸出端；其中，第一傳輸門（TG1）的信號輸入端為本鎖存器的數據輸入端，第一傳輸門（TG1）的信號輸出端分別與第一I單元（IE1）的第一信號輸入端、第二鐘控I單元（IE2-CG）的輸出端、第三I單元（IE3）的第二信號輸入端相連接；第二傳輸門（TG2）的信號輸入端為本鎖存器的數據輸入端，第二傳輸門（TG2）的信號輸出端分別與第一I單元（IE1）的第二信號輸入端、第三I單元（IE3）的第一信號輸入端、第四鐘控I單元（IE4-CG）的信號輸出端相連接；第一I單元（IE1）的信號輸出端分別與第二鐘控I單元（IE2-CG）的第二信號輸入端、第四鐘控I單元（IE4-CG）的第一信號輸入端相連接；第三I單元（IE3）的信號輸出端分別與第二鐘控I單元（IE2-CG）的第一信號輸入端、第四鐘控I單元（IE4-CG）的第二信號輸入端相連接；第二鐘控I單元（IE2-CG）的信號輸出端為本鎖存器的數據輸出端；所述的第一傳輸門（TG1）、第二傳輸門（TG2）具有相同的時鐘；所述的第二鐘控I單元（IE2-CG）、第四鐘控I單元（IE4-CG）具有相同的時鐘，且與第一傳輸門（TG1）、第二傳輸門（TG2）的時鐘相反。

圖2所示為I單元的電路原理圖。所述I單元電路由第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1組成；其中，第一PMOS管MP1的柵極為I單元電路的第一信號輸入端（I1）；第二PMOS管MP2的柵極與第一NMOS管MN1的柵極相連接，連接點為I單元電路的第二信號輸入端（I2）；第二PMOS管MP2的漏極與第一NMOS管MN1的漏極相連接，連接點為I單元電路的信號輸出端（Out）；第一PMOS管MP1的漏極與第二PMOS管MP2的源極相連接；第一PMOS管MP1的源極、第一PMOS管MP1的襯底、第二PMOS管MP2的襯底均連接電源（VDD）；第一NMOS管MN1的襯底接地。

圖3所示為I單元的符號表示法。圖4所示為I單元的真值表。由該表可知，當第一信號輸入端I1和第二信號輸入端I2邏輯值相同時，信號輸出端Out將輸出與輸入相反的邏輯值，此時I單元表現為反相器；當第一信號輸入端I1和第二信號輸入端I2邏輯值不同并且I2為高電平時，信號輸出端Out為低電平。當第一信號輸入端I1和第二信號輸入端I2邏輯值不同并且I2為低電平時，信號輸出端Out進入保持狀態，輸出先前狀態下的邏輯值。

圖5所示為鐘控I單元的電路原理圖。所述鐘控I單元電路由第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1、第二NMOS管MN2組成；其中，第一PMOS管MP1的柵極為鐘控I單元電路的第一信號輸入端（I1）；第二PMOS管MP2的柵極與第二NMOS管MN2的柵極相連接，連接點為鐘控I單元電路的第二信號輸入端（I2）；第三PMOS管MP3的漏極與第一NMOS管MN1的漏極相連接，連接點為鐘控I單元電路的信號輸出端（Out）；第三PMOS管MP3的柵極與時鐘信號（CLK）相連接；第一NMOS管MN1的柵極與反相時鐘信號（NCK）相連接；第一PMOS管MP1的漏極與第二PMOS管MP2的源極相連接；第二PMOS管MP2的漏極與第三PMOS管MP3的源極相連接；第一NMOS管MN1的源極與第二NMOS管MN2的漏極相連接；第一PMOS管MP1的源極、第一PMOS管MP1的襯底、第二PMOS管MP2的襯底、第三PMOS管MP3的襯底均連接電源（VDD）；第一NMOS管MN1的襯底、第二NMOS管MN2的襯底均接地。

圖6所示為鐘控I單元的符號表示法。圖7所示為鐘控I單元的真值表。由該表可知，當鎖存器處于透明模式，即當時鐘信號（CLK）為高電平、反相時鐘信號（NCK）為低電平時，信號輸出端Out與第一信號輸入端I1和第二信號輸入端I2的邏輯值不相關。當鎖存器處于鎖存模式，即當時鐘信號（CLK）為低電平、反相時鐘信號（NCK）為高電平時，該表與I單元的真值表是等價的。

下面對本發明所提出的鎖存器的工作原理進行說明，具體的工作原理如下：

當CLK為高電平、NCK為低電平時，該鎖存器處于透明模式。此時，第一傳輸門TG1、第二傳輸門TG2導通。鎖存器的數據輸入端D端口輸入的數據通過第一傳輸門TG1分別到達第一I單元IE1的第一信號輸入端、第二鐘控I單元IE2-CG的信號輸出端（該端口亦即鎖存器的信號輸出端Q端口）、第三I單元IE3的第二信號輸入端；鎖存器的數據輸入端D端口輸入的數據通過第二傳輸門TG2分別到達第一I單元IE1的第二信號輸入端、第三I單元IE3的第一信號輸入端、第四鐘控I單元IE4-CG的信號輸出端。此時，第一I單元IE1和第三I單元IE3的輸入信號和輸出信號全部可知。接下來，第一I單元IE1的信號輸出端分別到達第二鐘控I單元IE2-CG的第二信號輸入端、第四鐘控I單元IE4-CG的第一信號輸入端，第三I單元IE3的信號輸出端分別到達第二鐘控I單元IE2-CG的第一信號輸入端、第四鐘控I單元IE4-CG的第二信號輸入端。此時，所有I單元的輸入信號和輸出信號全部可知，并且鎖存器的數據輸入端D端口輸入的數據直接通過第一傳輸門TG1到達鎖存器的信號輸出端Q端口，減少了傳播延遲，提高了電路性能。同時，由于使用了鐘控技術，減少了第二鐘控I單元IE2-CG的信號輸出端和第四鐘控I單元IE4-CG的信號輸出端的電流競爭，功耗開銷較低。

當CLK為低電平時、NCK為高電平時，該鎖存器處于鎖存模式。此時，第一傳輸門TG1、第二傳輸門TG2關斷；第一傳輸門TG1的信號輸出端由第二鐘控I單元IE2-CG的信號輸出端充當；第二傳輸門TG2的信號輸出端由第四鐘控I單元IE4-CG的信號輸出端充當。此時，所有的I單元之間均達到這樣一種互相反饋的規則：在有序循環排列的I單元序列{IE1、IE2-CG、IE3、IE4-CG}中，每一個I單元的信號輸出端都被反饋至上一個I單元的信號輸入端以及下一個I單元的信號輸入端，并且所有I單元的第一信號輸入端和第二信號輸入端只被反饋一次。由此構成互鎖結構實現數據鎖存功能，并且第二鐘控I單元IE2-CG信號輸出端輸出的數據即為鎖存器輸出端Q端口輸出的數據。

下面對本發明所提出的鎖存器的單粒子翻轉在線自恢復原理進行說明。單粒子翻轉發生在鎖存器的鎖存模式下，在鎖存模式下該鎖存器發生單粒子翻轉的情形有四種，依次為：第一I單元IE1的信號輸出端的邏輯狀態發生翻轉、第二鐘控I單元IE2-CG的信號輸出端的邏輯狀態發生翻轉、第三I單元IE3的信號輸出端的邏輯狀態發生翻轉、第四鐘控I單元IE4-CG的信號輸出端的邏輯狀態發生翻轉。下面以存儲高電平邏輯值（即N2=Q=1, N1=N3=0）為例對以上情形進行討論分析。

當第一I單元IE1的信號輸出端的邏輯狀態受到輻射粒子的影響而發生翻轉，即N1暫時為1，由于N1被反饋至IE2-CG的第二信號輸入端，N2被暫時下拉為0并反饋至IE1的第一信號輸入端，從而N1的錯誤的1被暫時保持。注意到，上述情況并不會對IE3和IE4-CG的輸出造成影響，因此N3的正確邏輯值0將通過IE2-CG將N2上拉為1，Q的正確邏輯值1將通過IE1將N1下拉為0。由此可見，當第一I單元IE1的信號輸出端的邏輯狀態發生翻轉，該鎖存器能夠將翻轉的邏輯狀態在線自恢復為正確的邏輯狀態。

當第二鐘控I單元IE2-CG的信號輸出端的邏輯狀態受到輻射粒子的影響而發生翻轉，即N2暫時為0，由于N2被反饋到IE1的第一信號輸入端，N1被暫時上拉為1并反饋至IE2-CG的第二信號輸入端，從而N2的錯誤的0被暫時保持。注意到，上述情況并不會對IE3和IE4-CG的輸出造成影響，因此N3的正確邏輯值0將通過IE2-CG將N2上拉為1，Q的正確邏輯值1將通過IE1將N1下拉為0。由此可見，當第二鐘控I單元IE2-CG的信號輸出端的邏輯狀態發生翻轉，該鎖存器能夠將翻轉的邏輯狀態在線自恢復為正確的邏輯狀態。

當第三I單元IE3的信號輸出端的邏輯狀態受到輻射粒子的影響而發生翻轉，即N3暫時為1，由于N3被反饋至IE4-CG的第二信號輸入端，Q被暫時下拉為0并反饋至IE3的第一信號輸入端，從而N3的錯誤的1被暫時保持。注意到，上述情況并不會對IE1和IE2-CG的輸出造成影響，因此N1的正確邏輯值0將通過IE4-CG將Q上拉為1，N2的正確邏輯值1將通過IE3將N3下拉為0。由此可見，當第三I單元IE3的信號輸出端的邏輯狀態發生翻轉，該鎖存器能夠將翻轉的邏輯狀態在線自恢復為正確的邏輯狀態。

當第四鐘控I單元IE4-CG的信號輸出端的邏輯狀態受到輻射粒子的影響而發生翻轉，即Q暫時為0，由于Q被反饋至IE3的第一信號輸入端，N3被暫時上拉為1并反饋至IE4-CG的第二信號輸入端，從而Q的錯誤的0被暫時保持。注意到，上述情況并不會對IE1和IE2-CG的輸出造成影響，因此N1的正確邏輯值0將通過IE4-CG將Q上拉為1，N2的正確邏輯值1將通過IE3將N3下拉為0。由此可見，當第四鐘控I單元IE4-CG的信號輸出端的邏輯狀態發生翻轉，該鎖存器能夠將翻轉的邏輯狀態在線自恢復為正確的邏輯狀態。

類似地，當存儲低電平邏輯值（即N2=Q=0, N1=N3=1）時，該鎖存器同樣能夠將翻轉的邏輯狀態在線自恢復為正確的邏輯狀態。

綜上所述，本發明提供了輻射環境中輻射粒子撞擊鎖存器電路引發的單粒子翻轉的在線自恢復解決方案，由此提高了鎖存器電路的可靠性。與此同時，分別使用較少的晶體管數目、鐘控技術和高速通路技術，降低了面積開銷、功耗開銷，提高了電路性能。該發明適用于高可靠性的集成電路與系統，可廣泛應用于航空航天等對鎖存器可靠性及綜合開銷要求較高的需求領域。