具有多器件同步復位識別校正功能的多通道并行采集系統的制作方法

本發明屬于超高速數據采集技術領域，更為具體地講，涉及一種具有多器件同步復位識別校正功能的多通道并行采集系統。

背景技術：

隨著科技的快速發展，信號的復雜性日益增加，對采集系統的采樣率的要求也逐漸增加，由于單片ADC(Analog-to-Digital Converter模數轉換器)芯片采樣率的制約，只能采用并行采集的方式來提高系統的采樣率。而目前較為流行的做法是利用時間交替模數轉換(TIADC)技術來提高系統的采樣率。然而多器件并行采集的系統由于復位信號很難做到完全的同時復位，于是這種復位信號的不同步往往會導致后續數據拼合不正確，最終導致高采樣率指標無法實現。而且，該現象因采樣率的進一步提升而采用多ADC多FPGA構架方式變得越來越明顯，嚴重影響了系統實現的穩定性。

在實際工程當中，為了使得外部高速ADC輸出的同步時鐘能夠滿足FPGA(Field-Programmable Gate Array，現場可編程門陣列)的運行速度，需要對同步時鐘作一個分頻降速處理，且該操作一般使用的是FPGA內部的DCM(Digital Clock Manager，時鐘管理單元)對時鐘進行相應的處理。于是影響復位同步操作就包括ADC的復位和DCM的復位。而導致復位操作不同步的原因主要有兩個：復位信號延遲的不易控制和復位信號與采樣時鐘的不同源性，這兩個原因都可能導致復位信號恰好處于采樣時鐘的亞穩態區間內，就會導致復位后的相位出現不確定現象，最終可能引發數據拼合的不正確。

在多通道并行采集系統中，包括N組ADC模塊和FPGA模塊。N片ADC同時對來自通道的數據進行相應的采集操作，根據對采樣時鐘相位的調整，將得到的采集數據SD₁，…，SD_N傳輸到各自的FPGA芯片進行相應的接收。圖1是多ADC多FPGA的超高速并行采集系統原理框圖。如圖1所示，每個FPGA對其復位信號源RST，根據復位時鐘CLK_RST生成兩路復位信號RST_ADC和RST_DCM，分別發送給對應的ADC芯片和DCM模塊。對于ADC芯片而言，在復位信號RST_ADC到達之后，ADC芯片會根據復位的時刻產生一個與采樣時鐘SCLK同源的數據采樣同步時鐘信號DCLK發送給DCM模塊。以四分頻的時間關系為例，產生的采樣同步時鐘信號DCLK的時鐘相位關系最多有4種情況。圖2是四分頻下四種可能產生的DCLK的時鐘相位關系圖。圖2中去除了器件內部固有延遲的分析，展示了4種可能的時鐘相位關系。進一步地，在超高速數據采集系統中為了把數據采樣同步時鐘信號DCLK降速為滿足FPGA內部運行速度的工作時鐘CCLK，則需要通過DCM(時鐘管理單元)根據復位信號RST_DCM來執行相應的降速操作。該降速操作將會產生不同相位的CCLK，最終導致多通道并行數據的同步順序不確定問題。

如果擴展到更為復雜的情況，對于N組ADC模塊和FPGA模塊組成的多通道并行采集系統，如果說各自的采樣時鐘都進行了M倍分頻的操作，那么最多可以產生M×N種情況，而這也大大增加了數據拼合順序的不確定性。而在實際應用當中，情況會更加復雜，因為在采樣時鐘SCLK的上升沿周圍還存在著許多的不確定抖動區間，即工程設計中所說的亞穩態區間，如果復位信號作用于此區間，也會導致最終復位結果的不確定性。所以在這些區間，是禁止對TIADC系統進行復位操作。更進一步說，由于任何時鐘信號的邊沿都存在這種亞穩態區間，所以任何一種復位的結果都可能位于其前后任意一個區間，這些種種的原因導致，對于ADC芯片的復位操作需要進行特殊的處理。

目前已有的多ADC復位同步處理方法主要有：硬件同步復位法和復位識別法。前者采用與采樣時鐘同源的工作時鐘來產生復位信號，然后經確知的延遲到達各ADC與DCM器件，使得滿足相應的穩定復位所要求的區間，進而產生穩定的同步結果，即并行數據的固定順序關系。該方法見期刊文獻，Analysis on multiple-component synchronization of ultra-fast time-interleaved analog-to-digital conversion systems and its novel parameterized hardware solution，REVIEW OF SCIENTIFIC INSTRUMENTS，2014.05。后者對各ADC和DCM的復位進行任意操作，采用外置的高精度時間間隔測量裝置對各個降速輸出的數據處理時鐘CCLK進行兩兩相位差識別來確定復位后的結果，進而來調整對應的采樣數據的順序關系。該方法見文獻“中國專利，CN201110389013，一種多ADC數據采集系統的數據同步識別裝置，2011.11.30”。這兩種方法都能夠解決多ADC同步復位的問題，但要么所需的硬件較復雜、要么調試過程較為繁瑣，很難在實際工程中得以有效實現。而且它們受溫度的影響較大，溫度一旦變化就會導致校正好的相位再次出現偏移，增大復位不確定性的風險。

技術實現要素：

本發明的目的在于克服現有技術的不足，提供一種具有多器件同步復位識別校正功能的多通道并行采集系統，通過對多通道并行采集系統中各FPGA模塊中數據工作時鐘CCLK進行準確地識別，并產生相應的復位信號延遲控制，使得在每次同步復位后多通道數據工作時鐘CCLK的相位關系是確定的，從而保證后端數據同步的正確性。

為實現上述發明目的，本發明具有多器件同步復位識別校正功能的多通道并行采集系統，包括N組ADC模塊和FPGA模塊，N的取值范圍為N≥2，其中ADC模塊對信號調理通道內的信號進行采集，將采集數據發送給FPGA模塊，ADC模塊根據接收的復位信號生成數據同步時鐘信號DCLK；FPGA模塊中包含時鐘管理單元、串并轉換模塊、數據存儲模塊和數據處理模塊，時鐘管理單元根據復位信號和數據同步時鐘信號DCLK生成FPGA內部的數據工作時鐘CCLK，發送給觸發模塊和數據存儲模塊；串并轉換模塊將采集數據進行串并轉換，將轉換后的并行采集數據發送給數據存儲模塊；數據存儲模塊在數據工作時鐘控制下對并行采集數據進行緩存；數據處理模塊從數據存儲模塊中讀取數據進行處理后發送給后續模塊；

第1個FPGA模塊中包括復位產生A模塊，復位產生A模塊將接收的復位信號RST₁進行分路后得到復位信號RST_ADC1和RST_DCM1，分別轉發給第1個ADC模塊和第1個FPGA模塊內部的時鐘管理單元；

第2至第N個FPGA模塊中，每個FPGA模塊分別配置一個復位控制模塊和同步識別模塊，復位控制模塊包括復位產生B模塊、復位同步模塊、延遲控制A模塊和延遲控制B模塊；第i個FPGA中，i＝2,3,…,N，復位產生B模塊在接收到識別控制模塊的復位信號產生指令后開始生成復位信號RST_i；復位同步模塊接收第i-1個FPGA模塊中時鐘管理單元生成的FPGA內部時鐘CCLK_i-1，根據CCLK_i-1對復位信號RST_i進行同步，得到同步復位信號RST_i′，分別發送給延遲控制A模塊和延遲控制B模塊；延遲控制A模塊對同步復位信號RST_i′按照延遲值Δ_Ai進行延遲得到復位信號RST_ADCi發送給第i個ADC模塊；延遲控制B模塊對同步復位信號RST_i′按照延遲值Δ_Bi進行延遲得到復位信號RST_DCMi發送給第i個FPGA模塊的時鐘管理單元；

第i個FPGA中延遲控制A模塊和延遲控制B模塊的延遲值Δ_Ai和Δ_Bi在多通道并行采集系統初始化時由各FPGA的同步識別模塊按照FPGA序號依次進行確定，同步識別模塊包括延遲控制C模塊、解串器、序列檢測模塊和識別控制模塊，各模塊的具體工作為：

識別控制模塊將延遲控制A模塊、延遲控制B模塊和延遲控制C模塊的延遲值置為0，向復位產生B模塊發送復位信號產生指令，然后按照預設周期對延遲控制C模塊的延遲值Δ_Ci進行周期性設置，時刻t的延遲值δ表示延遲控制的增加步長，同時監測序列檢測模塊發送的電平信號，如果是無效電平則繼續調整Δ_Ci，否則將當前延遲值Δ_Ci作為時鐘CCLK_i與時鐘CCLK_i-1相位差的時間間隔識別控制模塊根據進行下一步操作，分為三種情況：

如果其中σ表示數據工作時鐘邊沿抖動的不確定度，則當前延遲值Δ_Ai和Δ_Bi確定；

如果T_SCLK表示采樣時鐘的周期，識別控制模塊令延遲值T_CCLK表示數據工作時鐘的周期，延遲值Δ_Bi不變，再重新進行同步識別得到時間CCLK_i與時鐘CCLK_i-1相位差的時間間隔

如果識別控制模塊令延遲值Δ_Bi＝Δ_Bi+T_SCLK，延遲值Δ_Ai不變，再重新進行同步識別得到時間CCLK_i與時鐘CCLK_i-1相位差的時間間隔

延遲控制C模塊接收第i-1個FPGA模塊中時鐘管理單元生成的FPGA內部時鐘CCLK_i-1，按照延遲值Δ_Ci進行延遲得到延遲后時鐘CCLK′_i-1發送給解串器；

解串器接收第i個FPGA中時鐘管理單元輸出的FPGA內部時鐘CCLK_i，進行K倍頻后對延遲后時鐘CCLK′_i-1進行解串，將解串得到的數字序列發送給序列檢測模塊；

序列檢測模塊對接收的數字序列進行檢測，如果檢測結果為延遲后時鐘CCLK′_i-1與時鐘CCLK_i同步，向識別控制模塊輸出有效電平，否則向識別控制模塊輸出無效電平。

本發明具有多器件同步復位識別校正功能的多通道并行采集系統，在多通道并行采集系統的N個ADC和FPGA模塊中，第1個FPGA模塊根據系統復位起始命令發出復位信號完成ADC和DCM的復位操作，產生穩定的FPGA內部的數據工作時鐘CCLK₁；第2至第N個FPGA模塊中的每個FPGA模塊，分別包含一個同步識別模塊和復位控制模塊，同步識別模塊首先通過調整對上一個FPGA模塊的數據工作時鐘的延遲值進行調整，采用解串器和序列檢測模塊對本FPGA與上一個FPGA的數據工作時鐘進行同步識別，將同步時的延遲值作為時間間隔，然后根據時間間隔調整復位信號到對應ADC和時鐘管理單元的延遲值，從而完成多器件同步復位識別校正。采用本發明可以保證復位的準確性，從而使每次同步復位后多通道數據工作時鐘CCLK的相位關系是確定的。

附圖說明

圖1是多ADC多FPGA的超高速并行采集系統原理框圖；

圖2是四分頻下四種可能DCLK的時鐘相位關系圖；

圖3是本發明具有多器件同步復位識別校正功能的多通道并行采集系統的具體實施方式結構圖；

圖4是相鄰FPGA間多ADC同步復位過程的時序關系圖。

圖5是相鄰CCLK間相位差識別過程的時序關系圖。

具體實施方式

下面結合附圖對本發明的具體實施方式進行描述，以便本領域的技術人員更好地理解本發明。需要特別提醒注意的是，在以下的描述中，當已知功能和設計的詳細描述也許會淡化本發明的主要內容時，這些描述在這里將被忽略。

實施例

圖3是本發明具有多器件同步復位識別校正功能的多通道并行采集系統的具體實施方式結構圖。如圖3所示，本發明具有多器件同步復位識別校正功能的多通道并行采集系統包括N組ADC和FPGA模塊，N的取值范圍為N≥2。

ADC模塊對調理通道內的模擬信號進行采集，將采集的數據發送給相應的FPGA模塊的串并轉換模塊2。

FPGA模塊中包含時鐘管理單元(DCM)1、串并轉換模塊2、數據存儲模塊3和數據處理模塊4，各模塊的具體說明如下：

時鐘管理單元1接收的ADC模塊的數據同步時鐘信號DCLK(采樣時鐘的分頻時鐘)進行分頻處理后得到FPGA的內部運行時鐘CCLK，發送給數據存儲模塊3。

串并轉換模塊2將采集數據進行串并轉換，將轉換后的并行采集數據發送給數據存儲模塊3。

數據存儲模塊3在數據工作時鐘和存儲控制信號的控制下對并行采集數據進行緩存。

數據處理模塊4從數據存儲模塊3中讀取數據進行處理后發送給后續模塊，例如后續的數據綜合處理與控制模塊、系統控制中心等等。

本發明中，第1個FPGA模塊中設置有復位產生A模塊5，復位產生A模塊5從后端模塊接收復位信號RST₁，將復位信號RST₁進行分路后得到復位信號RST_ADC1和RST_DCM1，分別轉發給第1個ADC模塊和第1個FPGA模塊內部的時鐘管理單元1(DCM₁)，第1個ADC模塊根據復位信號RST_ADC1生成數據同步時鐘信號DCLK₁，將生成的采樣同步時鐘信號DCLK₁發送給第1個FPGA模塊的時鐘管理單元1(DCM₁)，然后由第1個FPGA模塊的時鐘管理單元1根據復位信號RST_DCM1分頻得到FPGA內部的數據工作時鐘CCLK₁，時鐘管理單元1除將工作時鐘CCLK₁發送至數據存儲模塊3外，還需要同時發送至第2個FPGA模塊中的延遲控制C模塊71和復位同步模塊72。

第2至第N個FPGA模塊中，增加了一個復位控制模塊6，包括復位產生B模塊61、復位同步模塊62、延遲控制A模塊63和延遲控制B模塊64；其中，復位同步模塊62接收復位信號RST_i，i＝2,3,…,N，根據第i-1個模塊發送的工作時鐘CCLK_i-1對復位信號RST_i進行同步處理，得到同步后復位信號RST_i′，分路發送給延遲控制A模塊63和延遲控制B模塊64。延遲控制A模塊63按照延遲值Δ_Ai進行延遲后得到ADC_i的復位信號RST_ADCi，發送給第i個ADC模塊。延遲控制B模塊63按照延遲值Δ_Bi進行延遲后得到對應時鐘管理單元1(DCM_i)的復位信號RST_DCMi，發送給第i個FPGA模塊中的時鐘管理單元1。

根據以上各個模塊的說明可以看出，本發明中，為了保證存儲數據順序的確定性，延遲值Δ_Ai和Δ_Bi的設置是其關鍵，要保證復位信號RST_i經同步和延遲后不會處于采樣時鐘信號SCLK_i和數據同步時鐘DCLK_i的亞穩態區間內。由于實際的復位信號RST_i在延遲值Δ_Ai和Δ_Bi的基礎上還疊加了硬件自身的延遲，而不同硬件設計的延遲值不同，并且該值不易于測量得到，傳統的驗證方法是通過多次試驗后的數據組合結果來判定是否達到去亞穩態的目的，但是該種測試判定方法不能完全達到高可靠的自動校正目的，而且不同的硬件布線系統(特別是FPGA內部布線)就存在不同的實現過程，非常不利于系統的可靠實現。因此本發明在第2至第N個FPGA模塊中，還分別增加配置了一個同步識別模塊7，用于確定該FPGA中復位控制模塊6的延遲值Δ_Ai和Δ_Bi。這兩個模塊相互配合才能完成整個系統多ADC復位同步的自動校正目的。

在多通道并行高速采集系統初始化時，第1個FPGA模塊先根據RST₁完成ADC₁和DCM₁的復位，然后第2至第N個FPGA模塊按照順序依次由其同步識別模塊7對其復位控制模塊6中的延遲控制A模塊63和延遲控制B模塊64對應的延遲值Δ_Ai和Δ_Bi進行確定。為了更好地說明本發明中的復位控制模塊6和同步識別模塊7，先對延遲值Δ_Ai和Δ_Bi的設定原理進行說明。

圖4是相鄰FPGA間多ADC同步復位過程的時序關系圖。如圖4所示，SCLK_i表示ADC_i模塊的采樣時鐘，RST_i′表示經復位同步模塊62同步后的復位信號。CCLK_i-1是第i-1個ADC_i-1和FPGA模塊中的DCM_i-1在RST_i-1信號作用下產生的數據在FPGA內部的工作時鐘。假定本實施例中每個ADC模塊中的時鐘分頻倍數為4，DCM的時鐘分頻倍數為2。RST_i′再經延遲控制A模塊63和延遲控制B模塊64分別延遲Δ_Ai和Δ_Bi后，得到延遲后的第i個復位信號RST_ADCi和RST_DCMi。當存在不同的延遲值，這兩個復位信號所作用的結果就可能不同。如RST_i'在經歷Δ_Ai(1)延遲后的RST_ADCi處于非SCLK上升沿r₂的亞穩態區間時，標記為RST_ADCi(1)，第i個ADC模塊根據該復位信號進行復位，滿足SCLK_i上升沿r₂時刻的有效信號，生成數據同步時鐘信號DCLK_i(1)；反之，如RST_i'在經歷Δ_Ai(2)延遲后的RST_ADCi處于SCLK_i上升沿r₂的亞穩態區間時，標記為RST_ADCi(2)，第i個ADC模塊根據該復位信號進行復位，處于SCLK_i上升沿r₂的亞穩態狀態，可能生成數據同步時鐘信號DCLK_i(1)或者DCLK_i(2)，且這兩個時鐘的相位差對應的時間間隔(兩個時鐘上升沿之間相位差所對應的時間)為T_SCLK表示采樣時鐘的周期。此時，這兩個DCLK在同一RST_DCMi作用下CCLK就可能出現CCLK_i(1)或者CCLK_i(3)兩種情況，它們相位差的時間間隔也為

同理，假定在RST_ADCi(1)作用下已產生了穩定的DCLK_i(1)，則RST_i'在經歷Δ_Bi(1)延遲后的RST_DCMi處于非DCLK_i(1)上升沿t₆的亞穩態區間時，標記為RST_DCMi(1)，第i個DCM根據該復位信號進行復位，滿足DCLK_i(1)上升沿t₆時刻的作用條件，生成數據工作時鐘信號CCLK_i(1)；反之，如RST_i'在經歷Δ_Bi(2)延遲后的RST_DCMi處于DCLK_i(1)上升沿t₆的亞穩態區間時，標記為RST_DCMi(2)，第i個DCM根據該復位信號進行復位，處于DCLK_i(1)上升沿t₆的亞穩態狀態，可能生成數據同步時鐘信號CCLK_i(1)或者CCLK_i(2)，且這兩個時鐘的相位差對應的時間間隔為T_DCLK表示數據同步時鐘的周期，本實施例中T_DCLK＝4T_SCLK。

采樣時鐘SCLK、數據同步時鐘DCLK和數據工作時鐘CCLK的每個跳變沿附近區間都存在亞穩態區間，將數據工作時鐘邊沿抖動的不確定度記為σ(不確定度是由歷史數據得到的，本發明中以數據工作時鐘抖動的不確定度時相位差對應的時間間隔來進行度量)，于是在ADC和DCM的復位過程中，如果復位信號處于這些時鐘的邊沿上，就可能導致復位的不確定性現象。本發明采用同步識別模塊7對復位的結果CCLK_i-1與CCLK_i時鐘的相位差進行識別，然后再用識別的相位差結果和再反饋控制延遲值Δ_Ai和Δ_Bi。

在同步識別模塊7中，用解串器根據CCLK_i時鐘信號去解串CCLK_i-1時鐘信號，就可能得到不同的結果。如圖5所示，相鄰CCLK間相位差識別過程的時序關系圖，該圖假定解串器的解串倍數K為4。

如圖5所示，在ADC復位情況下得到的DCLK_i(1)所對應的CCLK_i(1)結果根據CCLK_i時鐘信號去解串CCLK_i-1時鐘信號，解串后的數字序列為規則重復的下降沿序列1，…1100…。而在ADC復位情況下得到的DCLK_i(2)所對應的結果為CCLK_i(1)延遲一個T_SCLK的時鐘CCLK_i(3)，解串后的數字序列為不規則的下降沿序列3，或…1100…，或…1000…，或…1101…，或…1001…。

無論這兩種CCLK相位差如何變化，通過調節延遲控制C模塊71的Δ_Ci值就可以轉換為與CCLK_i-1完全同步的復位結果CCLK_i(S)。在同步情況下，解串器的解串結果轉變為不規則的下降沿序列S，或…0110…，或…1110…，或…0100…，或…1100…，這些序列即可作為CCLK′_i-1與時鐘CCLK_i同步的標志序列，通過序列檢測即可判斷是否達到同步。記系統所設置的SCLK時鐘和CCLK時鐘周期間的比值T_CCLK/T_SCLK＝Q，顯然圖5中Q＝8。以圖5所示情況為例，如把CCLK_i-1的延遲Δ_Ci設定在區間{(8z+1)T_SCLK-σ,(8z+1)T_SCLK+σ}內，z為非負整數，則處于CCLK_i(1)狀態的解串結果序列1就會轉變為處于CCLK_i(S)狀態的序列S。同理，當處于CCLK_i(2)的復位結果，則解串后的數字序列為規則重復的上升沿序列2，…0011…。此時，若把CCLK_i-1的延遲Δ_Ci設定在區間{(8z+5)T_SCLK-σ,(8z+5)T_SCLK+σ}內，則處于CCLK_i(2)狀態的解串結果序列2就會轉變為處于CCLK_i(S)狀態的序列S。當處于CCLK_i(4)的復位結果，則解串后的數字序列為不規則的上升沿序列4，或…0110…，或…0010…，或…0111…，或…0011…。此時，若把CCLK_i-1的延遲Δ_Ci設定在區間{(8z+6)T_SCLK-σ,(8z+6)T_SCLK+σ}內，則處于CCLK_i(2)狀態的解串結果序列2就會轉變為處于CCLK_i(S)狀態的序列S。

以上四種情況，在解串后的數字序列第一次轉變為序列S時，若把Δ_i進一步增加，則又轉變為中間狀態的相關序列(除序列S外)，但在Δ_Ci進一步增加至8T_SCLK，則又第二次轉變為序列S。因此，序列S稱為下降沿的有效信號，用于確定CCLK_i-1與CCLK_i是否處于完全同步狀態。然后，根據第一次接收到下降沿的有效信號所對應的延遲控制C模塊71調節值Δ_Ci(1)，就可以得到兩個CCLK的相位差進而通過設定延遲控制A模塊63和延遲控制B模塊64對應的延遲值Δ_Ai和Δ_Bi，再次由識別控制模塊74發出復位信號RST_i就可以完成多ADC復位過程的同步校正。

基于以上原理，可知本發明中多通道并行高速采集系統初始化時多ADC復位同步識別與校正過程中各個模塊的具體工作為：

同步識別模塊7的具體工作過程為：

第i個FPGA_i中，同步識別模塊7中的識別控制模塊74首先將延遲控制A模塊63、延遲控制B模塊64和延遲控制C模塊71的延遲值置為0，向復位產生B模塊發送復位信號產生指令，然后按照預設周期對延遲控制C模塊71的延遲值Δ_Ci進行周期性設置，時刻t的延遲值δ表示延遲控制所能增加的最小步長。序列檢測模塊73實時監測解串器72轉換后的數字序列，如果產生的序列是特定規律(不同步)的，就輸出無效電平，否則輸出有效電平(同步)。識別控制單元74監測序列檢測單元所發出的電平信號，如果無效電平則Δ_i繼續增加一個δ，否則將當前延遲值Δ_Ci作為時鐘CCLK_i與時鐘CCLK_i-1相位差的時間間隔停止對延遲周期性設置。根據之前的原理說明可知，該去除了兩個CCLK時鐘的路徑延遲的影響。

解串器72為了增加序列識別的精度在解串時接收CCLK_i后進行了K倍頻，然后再采用倍頻后的信號對CCLK_i-1延遲后的信號進行解串，由此產生的序列就由并行的K位并行數字序列組成，在此假定高位的數據在時間順序上是先來的。由此判斷被解串的CCLK_i-1信號在CCLK_i一個周期(從上升沿到下一個上升沿的時間區間)下處于上升沿狀態還是下降沿狀態，及其它們之間的相位差。

復位控制模塊6的具體工作過程為：

在完成第i-1個ADC_i-1復位后，保持不變，然后發出第i個ADC_i的復位信號RST_i；通過同步復位模塊7檢測CCLK_i和CCLK_i-1之間的相位差的時間間隔來調整延遲控制A模塊63和延遲控制B模塊64的延遲值Δ_Ai和Δ_Bi。Δ_Ai和Δ_Bi的調整方法為：

如果其中σ表示時間間隔的不確定度，則當前延遲值Δ_Ai和Δ_Bi確定；

如果識別控制模塊令延遲值延遲值Δ_Bi不變，再重新進行同步識別得到時間CCLK_i與時鐘CCLK_i-1相位差的時間間隔

如果識別控制模塊令延遲值Δ_Bi＝Δ_Bi+T_SCLK，延遲值Δ_Ai不變，再重新進行同步識別得到時間CCLK_i與時鐘CCLK_i-1相位差的時間間隔

也就是說，每當調整一次延遲值Δ_Ai或Δ_Bi后，需要重新進行一次同步識別，得到時間間隔然后重新判斷時間間隔直到

本發明具有多ADC復位同步識別與校正功能的多通道并行采集系統，在多通道并行采集系統的N個ADC和FPGA模塊中，第1個ADC和FPGA模塊根據系統復位起始命令發出復位信號完成ADC和DCM的復位操作，產生穩定的CCLK₁，作為FPGA內部數據處理的工作時鐘，同時發送給第2個ADC和FPGA模塊；第2至第N個ADC和FPGA模塊中的每個FPGA模塊，分別包含一個同步識別模塊7和復位控制模塊6。同步識別模塊7初始化三個延遲控制模塊的延遲值，發出同步復位信號RST_i，然后逐步設置延遲控制C模塊71，完成解串后數據序列的檢測與識別，并根據識別結果再次設定延遲控制A模塊63和延遲控制B模塊64的延遲值，直到CCLK_i-1和CCLK_i達到同步的結果。在CCLK_i-1與CCLK_i同步后，把相應的CCLK_i送至下一個FPGA模塊中，再執行同步識別與校正的操作，直到系統中所有的子模塊都完成多ADC的同步復位功能。

根據同步識別與校正的工作過程可知，本發明中采用的方法是從0開始按照預設步長改變延遲值Δ_Ci，對各個延遲值下得到的有效CCLK_i-1信號采用K倍CCLK_i頻率的時鐘進行解串處理，根據解串得到的數據序列進行檢測，從而根據該延遲值判斷CCLK_i-1和CCLK_i是否處于同步狀態，最終設置合適的延遲值Δ_A和Δ_B以達到同步校正的目的。

可以看出，多通道并行高速采集系統初始化時，除了第1個FPGA模塊以外，其他第2至第N個FPGA模塊，依次由其中的同步識別模塊6對延遲控制C模塊71的延遲值進行識別和設置。相鄰的兩個FPGA模塊中，前一個FPGA模塊相當于主FPGA，后一個FPGA模塊相當于從FPGA，從FPGA根據主FPGA的數據同步時鐘信號CCLK同步從FPGA中的復位信號RST，根據同步后的復位信號經延遲控制A模塊63和延遲控制B模塊64對從FPGA對應的ADC和DCM進行復位。采用這種方式，在出現不同步狀態復位而導致并行數據錯位的情況時，可以通過同步識別與復位控制的裝置來進行同步校正，從而保證并行數據順序的正確性。

盡管上面對本發明說明性的具體實施方式進行了描述，以便于本技術領域的技術人員理解本發明，但應該清楚，本發明不限于具體實施方式的范圍，對本技術領域的普通技術人員來講，只要各種變化在所附的權利要求限定和確定的本發明的精神和范圍內，這些變化是顯而易見的，一切利用本發明構思的發明創造均在保護之列。