一種基于FPGA50%占空比小數分頻的實現方法與流程

本發明涉及時鐘分頻技術領域，尤其是一種基于FPGA 50％占空比小數分頻的實現方法。

背景技術：

隨著無線通信技術的快速發展，頻率綜合作為現代通信系統的核心部分，對其性能要求越來越高。在無線局域網、移動通信、衛星通信、雷達監測、數字電視等先進的電子系統中需要一個輸出頻率高度穩定的頻率綜合器來產生輸出頻率。小數分頻是頻率綜合器的重要組成部分，它直接影響頻率綜合器的分辨率，頻率切換速度和輸出相位噪聲。小數分頻的設計方法很多，但大多數分頻都圍繞計數器來設計實現，即通過計數器計數來產生不同的分頻系數，進而達到分頻效果。在目前現有的技術下，小數分頻是通過計數器計數的方法實現。這樣對IC設計來說，需要占用很大的空間。因此，現在的研究主要集中在如何設計性能良好，集成度高的結構以最大限度降低由于小數分頻造成的雜散問題上。

技術實現要素：

本發明要解決的技術問題是克服現有的缺陷，提供一種基于FPGA50％占空比小數分頻的實現方法，使其提高集成度，避免無效的冗余設計。

為了解決上述技術問題，本發明提供了如下的技術方案：

本發明一種基于FPGA50％占空比小數分頻的實現方法，包括以下步驟：

(1)采用FPGA內部的四相位時鐘PHASE0和PHASE180、PHASE90和PHASE270的相位關系，組成兩組兩兩互補時鐘；

(2)采用源觸發時鐘與互補時鐘快速定位目標分頻時鐘系數N的N*2分頻時鐘的起始周期、半周期、四分之一周期，四分之三周期位置；

(3)將上述各個周期位置通過窄脈沖來標記，快速定位到占空比為50％的半整數分頻的關鍵翻轉點，采用差分結構完成輸出目標分頻時鐘。

進一步地，步驟(1)中兩組兩兩互補時鐘分別有著0°和180°，90°和270°的相位關系，且時鐘不存在相位抖動歪斜。

進一步地，步驟(2)中快速定位N*2分頻時鐘的關鍵周期位置，采用步驟(1)中PHASE0時鐘和PHASE180時鐘分別定位N*2分頻時鐘的起始周期位置和半周期位置，PHASE90時鐘和PHASE270時鐘分別定位N*2分頻時鐘的四分之一周期位置和四分之三周期位置。

進一步地，步驟(3)中窄脈沖的幅值需要達到VCC，寬度小于源時鐘半周期時間，該時間可以通過根據N*2分頻時鐘與四相位時鐘的相位延時關系來確定。

本發明的有益效果：基于FPGA內部的四相位時鐘實現小數分頻，無需通過計數實現，因此在分頻過程中，不存在計數器計數所浪費的時間和所需要的設計空間，能夠快速定位到小數分頻的周期和占空比50％的時鐘位置，在分頻鎖定后能夠穩定輸出。

附圖說明

圖1為本發明一種基于FPGA 50％占空比小數分頻的實現方法所需四相位時鐘時序圖；

圖2為本發明一種基于FPGA 50％占空比小數分頻的實現方法所需N*2分頻后關鍵周期位置標記時序圖；

圖3為本發明一種基于FPGA 50％占空比小數分頻的實現方法輸出目標分頻時鐘時采用差分結構示意圖；

圖4為本發明一種基于FPGA 50％占空比小數分頻的實現方法最終完成的1.5分頻時鐘時序圖。

具體實施方式

下面結合附圖和實施例，對本發明的具體實現進行詳細描述。

如圖1所示，一種基于FPGA 50％占空比小數分頻的實現方法所需四相位時鐘PHASE0與PHASE180，PHASE90與PHASE270，并將PHASE0與PHASE180，PHASE90與PHASE270組成兩組兩兩互補時鐘，由于兩組時鐘分別有著0°和180°，90°和270°的相位關系，所以在完成定位分頻時鐘的關鍵周期位置四分之一，四分之三時起到了重要作用。

如圖2所示，提供了具體的1.5分頻時鐘實現過程，首先在完成3分頻時鐘時，需要采用環形結構觸發器輸出的方法，經過3個觸發器，與PHASE0時鐘通過差分結構使之定位到3分頻時鐘的初始周期位置，另外需要源時鐘過1個觸發器，與PHASE180時鐘通過差分結構使之定位到3分頻時鐘的半周期位置。同理，將得到四分之一，四分之三周期位置。

如圖3所示，提供了圖2小數分頻時鐘(目標分頻時鐘)調整占空比差分結構，其中A置為高電平，Z，ZN輸出目標分頻時鐘，OE，OEN互補，在分頻前OE置為“1”，當分頻開始時，OE置為“0”，同時S1接N*2分頻的起始周期時序，S2接N*2分頻的半周期時序，S3接N*2分頻的四分之一周期時序，S4接N*2分頻的四分之三周期時序。

如圖4所示，最終的小數分頻時鐘(目標分頻時鐘)與源時鐘的時序關系圖，從1.5分頻實例中得到供沿觸發的源時鐘與1.5分頻時鐘的關鍵翻轉點和相位關系。

本發明是基于FPGA內部所獨有的四相位時鐘實現小數分頻即半整數分頻，無需通過計數實現，利用四相位時鐘PHASE0和PHASE180、PHASE90和PHASE270的相位關系，組成兩組兩兩互補時鐘；采用源觸發時鐘與互補時鐘快速定位小數分頻時鐘系數的2分頻的初始周期、半周期、四分之一周期，四分之三周期位置，；將上述關鍵周期位置通過窄脈沖來標記，快速定位到占空比為50％的小數分頻時鐘(半整數分頻時鐘)的關鍵周期翻轉點，差分結構用于最終目標分頻時鐘(小數分頻)輸出。

以上為本發明所述基于FPGA 50％占空比小數分頻的實現方法的詳細說明，不能認定本發明的具體實施只局限于這些說明。對于本技術領域的普通技術人員來說，在不脫離本發明構思的前提下，還可以做出若干簡單推演或替換，都應當視為屬于本發明的保護范圍。