復位單元和芯片的制作方法

本發明涉及電路領域，具體而言，涉及一種復位單元和芯片。
背景技術：
：隨著摩爾定律深入到亞微米量級，芯片的集成度越來越高，單個芯片上包含的功能模塊越來越多，片上系統soc(systemonchip,簡稱為soc)已經成為了集成電路設計的趨勢。soc芯片中存在著大量的狀態寄存器和控制寄存器等功能單元，在電源加到芯片上時，這些寄存器的狀態是不確定的，這些不確定的狀態很可能引起系統的誤操作。為了消除可能的誤操作，芯片一般會引入上電復位單元，在啟動電源時自動產生復位信號來刷新寄存器的初始值。傳統的上電復位單元(如圖1所示)利用電容的電壓不能突變這一原理，在電源啟動時對rc通路進行充電，當電容電壓充電到反相器的閾值電壓時反相器反向，經過脈沖產生電路后產生一定寬度的復位信號。這一復位單元結構存在幾個問題：(1)復位信號寬度不夠，滿足不了現在大規模soc系統對復位時間的要求(毫秒量級)。雖然可以通過加大rc的值來拓寬復位信號寬度，但是這同時也造成大電容大電阻占用面積過大；(2)如果電源上電時間相對于rc的時間常數而言比較大的話，產生的復位信號的幅值會比電源電壓小，從而造成復位不夠充分；(3)此結構很容易遭受電源噪聲的干擾，電源電壓上升到閾值電壓附近時如果存在電源抖動，可能會引起多次的誤復位而產生振蕩信號。針對傳統復位單元結構存在的問題，已有許多更加復雜的結構被提出，但是這些電路引入了較多的輔助單元，有的輔助單元甚至需要單獨的電源供給，在解決上述問題的同時增加了復位電路的復雜度，加大了芯片面積。針對相關技術中復位單元無法兼容在電路結構簡單的情況下實現長復位時間的問題，目前尚未提出有效的解決方案。技術實現要素：本發明實施例提供了一種復位單元和芯片，以至少解決相關技術中復位單元無法 兼容在電路結構簡單的情況下實現長復位時間的技術問題。根據本發明實施例的一個方面，提供了一種復位單元，包括：復位信號充電電路，連接至電源，用于在電源上電后進行充電并輸出電壓信號；以及施密特緩沖電路，連接至復位信號充電電路，用于根據電壓信號和施密特緩沖電路的閾值電壓輸出復位信號。進一步地，復位信號充電電路包括：第一晶體管，其中，第一晶體管的柵極和漏極連接至電源；第一電容，其中，第一電容的正電極連接至第一晶體管的源極，第一電容的負電極接地；以及第二電容，其中，第二電容的正電極連接至電源，第二電容的負電極接地。進一步地，第一晶體管為nmos晶體管。進一步地，施密特緩沖電路包括：施密特反相器，連接至復位信號充電電路，在復位信號充電電路輸出的電壓信號超過施密特反相器的閾值電壓時，輸出反相電壓；以及第一反相器，連接至施密特反相器和復位單元的輸出端，用于對施密特反相器輸出的反相電壓進行反相，輸出復位信號。進一步地，施密特反相器包括：第二晶體管，其中，第二晶體管的源極連接至電源，第二晶體管的柵極連接至復位信號充電電路；第三晶體管，其中，第三晶體管的源極連接至第二晶體管的漏極，第三晶體管的柵極連接至復位信號充電電路；第四晶體管，其中，第四晶體管的漏極連接至第三晶體管的漏極，第四晶體管的柵極連接至復位信號充電電路；第五晶體管，其中，第五晶體管的源極接地，第五晶體管的柵極連接至復位信號充電電路，第五晶體管的漏極連接至第四晶體管的源極；第六晶體管，其中，第六晶體管的源極連接至第二晶體管的漏極，第六晶體管的柵極連接至第四晶體管的漏極，第六晶體管的漏極接地；以及第七晶體管，其中，第七晶體管的源極連接至第五晶體管的漏極，第七晶體管的柵極連接至第四晶體管的漏極，第七晶體管的漏極連接至電源。進一步地，施密特反相器的正向閾值電壓高于負向閾值電壓。進一步地，第一反相器包括：第八晶體管，其中，第八晶體管的柵極連接至施密特反相器的輸出端，第八晶體管的漏極連接至電源，第八晶體管的源極連接至復位單元的輸出端；以及第九晶體管，其中，第九晶體管的柵極連接至施密特反相器的輸出端，第九晶體管的源極接地，第八晶體管的漏極連接至復位單元的輸出端。進一步地，復位單元還包括：復位信號放電電路，其中，復位信號放電電路的輸入端用于接收外部控制信號，復位信號放電電路的第一輸出端連接至復位信號充電電 路，復位信號放電電路的第二輸出端連接至復位單元的輸出端，用于根據外部控制信號對復位信號充電電路和復位單元的輸出端進行放電。進一步地，復位信號放電電路包括：第二反相器，其中，第二反相器的輸入端用于接收外部控制信號；第十晶體管，其中，第十晶體管的柵極連接至第二反相器的輸出端，第十晶體管的漏極連接至復位信號充電電路，第十晶體管的源極接地；以及第十一晶體管，其中，第十一晶體管的柵極連接至第二反相器的輸出端，第十一晶體管的漏極連接至復位單元的輸出端，第十一晶體管的源極接地。根據本發明實施例的另一方面，還提供了一種芯片，該芯片包括上述任一種復位單元。在本發明實施例中，采用包括如下結構的復位單元：復位信號充電電路，連接至電源，用于在電源上電后進行充電并輸出電壓信號；以及施密特緩沖電路，連接至復位信號充電電路，用于根據電壓信號和施密特緩沖電路的閾值電壓輸出復位信號，通過設置施密特緩沖電路的電壓閾值，達到了延長復位時間和抑制電源抖動的影響的目的，從而實現了在較為簡單的電路結構下實現較長的復位時間的技術效果，進而解決了相關技術中復位單元無法兼容在電路結構簡單的情況下實現長復位時間的技術問題。附圖說明此處所說明的附圖用來提供對本發明的進一步理解，構成本申請的一部分，本發明的示意性實施例及其說明用于解釋本發明，并不構成對本發明的不當限定。在附圖中：圖1是根據現有技術的復位單元的示意圖；圖2是根據本發明實施例的復位單元的示意圖；圖3是根據本發明實施例的一種可選地復位單元的示意圖；圖4是根據本發明實施例的又一種可選地復位單元的示意圖；圖5是根據本發明實施例的又一種可選地復位單元的示意圖；圖6是根據本發明實施例的又一種可選地復位單元的示意圖；圖7是根據本發明實例的復位單元的功能仿真圖；圖8是根據本發明實例的復位單元在電源上電時間為1ms下的功能仿真圖；以及圖9是根據本發明實例的復位單元的二次上電復位的功能仿真圖。具體實施方式為了使本
技術領域：
的人員更好地理解本發明方案，下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分的實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都應當屬于本發明保護的范圍。需要說明的是，本發明的說明書和權利要求書及上述附圖中的術語“第一”、“第二”等是用于區別類似的對象，而不必用于描述特定的順序或先后次序。應該理解這樣使用的數據在適當情況下可以互換，以便這里描述的本發明的實施例能夠以除了在這里圖示或描述的那些以外的順序實施。此外，術語“包括”和“具有”以及他們的任何變形，意圖在于覆蓋不排他的包含，例如，包含了一系列步驟或單元的過程、方法、系統、產品或設備不必限于清楚地列出的那些步驟或單元，而是可包括沒有清楚地列出的或對于這些過程、方法、產品或設備固有的其它步驟或單元。根據本發明實施例，提供了一種復位單元的實施例。圖2是根據本發明實施例的復位單元的示意圖。如圖2所示，該復位單元包括：復位信號充電電路10和施密特緩沖電路20。復位信號充電電路10，連接至電源，用于在電源上電后進行充電并輸出電壓信號。在本發明實施例中，可以由高電壓電源經由低壓差線性穩壓器ldo后輸出穩定的低電壓電源供給復位單元內部的電路。本發明實施例的復位信號充電電路10在電源上電后進行充電并輸出電壓信號，可選地，復位信號充電電路10可以選用rc充電電路，如圖1所示。優選地，為了延長上電復位時間，本發明實施例的復位信號充電電路10包括：第一晶體管，其中，第一晶體管的柵極和漏極連接至電源；第一電容，其中，第一電容的正電極連接至第一晶體管的源極，第一電容的負電極接地；以及第二電容，其中，第二電容的正電極連接至電源，第二電容的負電極接地。以下結合圖3對本發明實施例進行說明。如圖3所示，復位信號充電電路10包括第一晶體管n7、第一電容crst和第二電容ccore，其中，第一晶體管n7的柵極和漏極都接低電壓電源vddl，源極接第一電容crst的正電極，第一電容crst正電極接第一晶體管n7的源極，負電極接地，第二電容ccore正電極接低電壓電源vddl，負電極接地。由于第一晶體管n7采用了二極管連接方式，只有當第二電容ccore充電超過第一晶體管n7的閾值電壓第一晶體管n7才會開啟，因此電源上電初期，只會對第二電容ccore充電，當低電壓電源vddl超過第一晶體管n7的閾值電壓，通過第一晶體管n7向第一電容crst充電，這個充電過程中第二電容ccore電壓會稍有降低，這是 因為第二電容ccore的正電極向第一電容crst充電，這期間低電壓電源vddl足夠高，而復位信號有效，因此這期間的復位信號會將系統復位。此外，第一晶體管n7的鉗位作用可以使得即使電源上電時間較長時也可產生正常的復位信號。可選地，本發明實施例的第一晶體管為nmos晶體管。需要說明的是，上述第一晶體管n7的功能也可以通過二極管實現。施密特緩沖電路20，連接至復位信號充電電路10，用于根據電壓信號和施密特緩沖電路10的閾值電壓輸出復位信號。在本發明實施例中，在復位信號充電電路10輸出的電壓信號高于施密特緩沖電路20的閾值電壓時，施密特緩沖電路20導通，從而可以改變復位信號的電平。可選地，施密特緩沖電路20包括：施密特反相器201，連接至復位信號充電電路10，在復位信號充電電路10輸出的電壓信號超過施密特反相器201的閾值電壓時，輸出反相電壓；以及第一反相器202，連接至施密特反相器201和復位單元的輸出端，用于對施密特反相器輸出的反相電壓進行反相，輸出復位信號。優選地，施密特反相器的正向閾值電壓高于負向閾值電壓。本發明實施例中的施密特緩沖電路20的正向閾值電壓比負向閾值電壓高，因此在大幅增加復位時間的情況下，可以有效抑制電源抖動對復位的影響。以下結合圖4對本發明實施例進行說明。如圖4所示，施密特緩沖電路20包括施密特反相器201和第一反相器202，其中，施密特反相器201的第一端連接至第一晶體管n7的源極，第二端連接至第一反相器202，第三端連接至低電壓電源vddl，第一反相器202第一端連接至施密特反相器201，第二端連接至低電壓電源vddl，第三端用于輸出復位信號reset。優選地，可以設置施密特反相器201使其具有較高的正向閾值電壓和較低的負向閾值電壓，當節點t的電壓超過施密特反相器201的正向閾值電壓時施密特反相器201輸出反相，因此較高的正向閾值電壓可以延遲施密特緩沖電路20輸出反相的時間，有助于提高復位時間，而較低的負向閾值電壓則可以一定程度上抑制上電過程中出現的電源抖動。可選地，施密特反相器包括：第二晶體管，其中，第二晶體管的源極連接至電源，第二晶體管的柵極連接至復位信號充電電路；第三晶體管，其中，第三晶體管的源極連接至第二晶體管的漏極，第三晶體管的柵極連接至復位信號充電電路；第四晶體管，其中，第四晶體管的漏極連接至第三晶體管的漏極，第四晶體管的柵極連接至復位信號充電電路；第五晶體管，其中，第五晶體管的源極接地，第五晶體管的柵極連接至復位信號充電電路，第五晶體管的漏極連接至第四晶體管的源極；第六晶體管，其中， 第六晶體管的源極連接至第二晶體管的漏極，第六晶體管的柵極連接至第四晶體管的漏極，第六晶體管的漏極接地；以及第七晶體管，其中，第七晶體管的源極連接至第五晶體管的漏極，第七晶體管的柵極連接至第四晶體管的漏極，第七晶體管的漏極連接至電源。以下結合圖5對本發明實施例進行說明。如圖5所示，施密特反相器包括第二晶體管p1、第三晶體管p2、第四晶體管n1、第五晶體管n2、第六晶體管p3和第七晶體管n3。第二晶體管p1源極接低電壓電源vddl，柵極接第一晶體管n7的源極，漏極接第三晶體管p2的源極。第三晶體管p2的源極接第二晶體管p1的漏極，柵極接第一晶體管n7的源極，漏極接第四晶體管n1的漏極。第四晶體管n1源極接第五晶體管n2的漏極，柵極接第一晶體管n7的源極，漏極接第三晶體管p2的漏極。第五晶體管n2的源極接地，柵極接第一晶體管n7的源極，漏極接第四晶體管n1的源極。第七晶體管n3的源極接第五晶體管n2的漏極，柵極接第四晶體管n1的漏極，漏極接低電壓電源vddl。第六晶體管p3的源極接第二晶體管p1的漏極，柵極接第四晶體管n1的漏極，漏極接地。可選地，第一反相器包括：第八晶體管，其中，第八晶體管的柵極連接至施密特反相器的輸出端，第八晶體管的漏極連接至電源，第八晶體管的源極連接至復位單元的輸出端；以及第九晶體管，其中，第九晶體管的柵極連接至施密特反相器的輸出端，第九晶體管的源極接地，第八晶體管的漏極連接至復位單元的輸出端。如圖5所示，第一反相器包括第八晶體管p4和第九晶體管n4。第九晶體管n4的源極接地，柵極接第四晶體管n1的漏極，漏極接復位單元的輸出端以輸出復位信號reset。第八晶體p4的源極接vddl，柵極接第四晶體管n1的漏極，漏極接reset信號。在本發明實施例中，采用包括如下結構的復位單元：復位信號充電電路，連接至電源，用于在電源上電后進行充電并輸出電壓信號；以及施密特緩沖電路，連接至復位信號充電電路，用于根據電壓信號和施密特緩沖電路的閾值電壓輸出復位信號，通過設置施密特緩沖電路的電壓閾值，達到了延長復位時間和抑制電源抖動的影響的目的，從而實現了在較為簡單的電路結構下實現較長的復位時間的技術效果，進而解決了相關技術中復位單元無法兼容在電路結構簡單的情況下實現長復位時間的技術問題。可選地，復位單元還包括：復位信號放電電路，其中，復位信號放電電路的輸入端用于接收外部控制信號，復位信號放電電路的第一輸出端連接至復位信號充電電路，復位信號放電電路的第二輸出端連接至復位單元的輸出端，用于根據外部控制信號對復位信號充電電路和復位單元的輸出端進行放電。可選地，復位信號放電電路包括：第二反相器，其中，第二反相器的輸入端用于接收外部控制信號；第十晶體管，其中，第十晶體管的柵極連接至第二反相器的輸出端，第十晶體管的漏極連接至復位信號充電電路，第十晶體管的源極接地；以及第十一晶體管，其中，第十一晶體管的柵極連接至第二反相器的輸出端，第十一晶體管的漏極連接至復位單元的輸出端，第十一晶體管的源極接地。以下結合圖6對本發明實施例進行說明。如圖6所示，復位信號放電電路包括第二反相器inv1、第十晶體管n5和第十一晶體管n6。第二反相器inv1的輸入接使能信號enable，輸出第十晶體管n5和第十一晶體管n6的柵端，電源端接高電壓電源vddh。第十晶體管n5的源端接地，柵端接第二反相器inv1的輸出端，漏端接第一晶體管n7的源端。第十一晶體管n6的源端接地，柵端接第二反相器inv1的輸出端，漏端接復位信號reset的輸出端。優選地，本發明實施例的低壓差線性穩壓器ldo掉電由使能信號enable控制，因此掉電時也由使能信號enable控制著復位信號的放電。當使能信號enable跳變到低電平時，由第十晶體管n5和第十一晶體管n6將第一電容crst和復位信號reset拉低到低電平，以免二次上電復位失效。以下結合圖6對本發明實施例進行詳細說明。本發明實施例的復位單元包括復位信號充電電路、施密特緩沖電路和復位信號放電電路。復位信號充電電路包括第一晶體管n7、第一電容crst和第二電容ccore，其中，第一晶體管n7的柵極和漏極都接低電壓電源vddl，源極接第一電容crst的正電極，第一電容crst正電極接第一晶體管n7的源極，負電極接地，第二電容ccore正電極接低電壓電源vddl，負電極接地。施密特緩沖電路包括施密特反相器和第一反相器，其中，施密特反相器包括第二晶體管p1、第三晶體管p2、第四晶體管n1、第五晶體管n2、第六晶體管p3和第七晶體管n3。第二晶體管p1源極接低電壓電源vddl，柵極接第一晶體管n7的源極，漏極接第三晶體管p2的源極。第三晶體管p2的源極接第二晶體管p1的漏極，柵極接第一晶體管n7的源極，漏極接第四晶體管n1的漏極。第四晶體管n1源極接第五晶體管n2的漏極，柵極接第一晶體管n7的源極，漏極接第三晶體管p2的漏極。第五晶體管n2的源極接地，柵極接第一晶體管n7的源極，漏極接第四晶體管n1的源極。第七晶體管n3的源極接第五晶體管n2的漏極，柵極接第四晶體管n1的漏極，漏極接低電壓電源vddl。第六晶體管p3的源極接第二晶體管p1的漏極，柵極接第四晶體管n1的 漏極，漏極接地。第一反相器包括第八晶體管p4和第九晶體管n4。第九晶體管n4的源極接地，柵極接第四晶體管n1的漏極，漏極接復位單元的輸出端以輸出復位信號reset。第八晶體p4的源極接vddl，柵極接第四晶體管n1的漏極，漏極接reset信號。復位信號放電電路包括第二反相器inv1、第十晶體管n5和第十一晶體管n6。第二反相器inv1的輸入端接使能信號enable，輸出端接第十晶體管n5和第十一晶體管n6的柵極，電源端接高電壓電源vddh。第十晶體管n5的源極接地，柵極接第二反相器inv1的輸出端，漏極接第一晶體管n7的源極。第十一晶體管n6的源極接地，柵極接第二反相器inv1的輸出端，漏極接復位信號reset的輸出端。在本發明實施例中，第一晶體管n7采用了二極管連接方式，只有當第二電容ccore充電超過第一晶體管n7的閾值電壓第一晶體管n7才會開啟，因此電源上電初期，只會對第二電容ccore充電，當低電壓電源vddl超過第一晶體管n7的閾值電壓，通過第一晶體管n7向第一電容crst充電，這個充電過程中第二電容ccore電壓會稍有降低(小于50mv)，這是因為第二電容ccore的正電極向第一電容crst充電，這期間低電壓電源vddl足夠高，而復位信號有效，因此這期間的復位信號會將系統復位，如圖7所示。第一晶體管n7的鉗位作用可以使得即使電源上電時間較長時也可產生正常的復位信號，如圖8所示，電源上電時間為1ms。可以通過調整電容大小，使得第一晶體管n7開啟后有一段期間第二電容ccore電壓略微降低而第一電容crst電壓緩慢上升。另外通過調整施密特反相器的晶體管參數得到合適的正向閾值電壓，當節點t的電壓和低電壓電源vddl的電壓分別上升和下降到一定電壓時，會觸發施密特反相器跳轉，從而使施密特緩沖電路輸出反相。表1示出了不同電容大小對最終復位時間的影響，可知使用非常小的電容就可以獲得相對較長的復位時間。可以根據系統對復位時間的要求選用不同量級的電容值。表2示出了本發明實施例提出的復位單元和傳統的復位單元(圖1所示復位單元)的復位時間的比較，可知本發明實施例的復位單元大幅提升了復位時間。表1電容大小1pf10pf100pf1nf10nf復位時間55us530us5.3ms52ms530ms表2現有復位單元(r＝100k)本發明實施例的復位單元復位時間85us52ms在本發明實施例中，施密特緩沖電路的正向閾值電壓比負向閾值電壓高，當節點t的電壓超過施密特反相器的正向閾值電壓時施密特反相器輸出反相，因此較高的正向閾值電壓可以延遲施密特緩沖電路輸出反相的時間，有助于提高復位時間，而較低的負向閾值電壓則可以一定程度上抑制上電過程中出現的電源抖動。另外通過調整復位信號充電電路中電容值，可以讓低電壓電源vddl很快地穩定到1.15v以上。在本發明實施例中，低壓差線性穩壓器ldo掉電由使能信號enable控制，因此掉電時也由使能信號enable控制著復位信號的放電。當使能信號enable跳變到低電平時，由第十晶體管n5和第十一晶體管n6將第一電容crst和復位信號reset拉低到低電平，以免二次上電復位失效，如圖9所示。由上述描述可知，本發明實施例公開了一種簡單可靠的復位單元，它具有較長的復位時間，即使在上電時間較長或者上電電源存在一定抖動的情況下，仍然可以保持正常無誤的操作，適用于系統級芯片(即soc)。整個復位單元的功能是在soc系統上電時，產生一段時間較長的低有效的復位信號，使soc系統從復位狀態開始工作，從而達到上電自動復位的功能。本發明實施例的復位電路簡單可行，在僅使用13個晶體管和2個電容的情況下大幅提升了復位時間，而且通過設置施密特反相器，在一定程度上有助于對電源抖動的抑制作用，采用了二極管連接方式的nmos晶體管進行充電鉗位，即使電源上電時間相對較長，也能保證復位信號的幅值達到正常大小，通過復位信號放電電路很好地保障了掉電時的放電通道，有效地避免了二次上電復位失效。根據本發明又一實施例，提供了一種芯片，該芯片包括上述復位單元。上述本發明實施例序號僅僅為了描述，不代表實施例的優劣。在本發明的上述實施例中，對各個實施例的描述都各有側重，某個實施例中沒有詳述的部分，可以參見其他實施例的相關描述。在本申請所提供的幾個實施例中，應該理解到，所揭露的技術內容，可通過其它的方式實現。其中，以上所描述的裝置實施例僅僅是示意性的，例如所述單元的劃分，可以為一種邏輯功能劃分，實際實現時可以有另外的劃分方式，例如多個單元或組件可以結合或者可以集成到另一個系統，或一些特征可以忽略，或不執行。另一點，所顯示或討論的相互之間的耦合或直接耦合或通信連接可以是通過一些接口，單元或模 塊的間接耦合或通信連接，可以是電性或其它的形式。所述作為分離部件說明的單元可以是或者也可以不是物理上分開的，作為單元顯示的部件可以是或者也可以不是物理單元，即可以位于一個地方，或者也可以分布到多個單元上。可以根據實際的需要選擇其中的部分或者全部單元來實現本實施例方案的目的。以上所述僅是本發明的優選實施方式，應當指出，對于本
技術領域：
的普通技術人員來說，在不脫離本發明原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應視為本發明的保護范圍。當前第1頁12