信號驅動器擺率控制的制作方法

本申請一般涉及存儲器，并且更具體地，涉及用于實現信號驅動器擺率控制的方法和/或裝置。
背景技術：
：隨機存取存儲器(ram)為計算設備提供快速、有成本效益的易失性存儲。聯合電子設備工程會議(jedec)為存儲設備提供存儲器標準。ddr4sdram(第四代雙倍數據率同步動態隨機存取存儲器)提供了更高的模塊密度、更低的電壓規格以及更高的數據率傳輸速度。ddr4lrdimm(低負載雙列直插式存儲模塊)技術使用分布式緩沖的方法來實現當擴展到更高的容量和數據率傳輸速度時的存儲器帶寬效率。隨著ddr存儲器接口的進步，目前ddr4存儲器以高達3.2千兆位每秒的數據率操作。在這樣的數據率，完整性和時序變得更具有挑戰和困難。隨著速度更高，驅動器切換更頻繁，上升/下降沿變得更尖銳并且引入更大的開關電流。開關電流引起功耗，并且引入功率噪聲，其引起抖動、通過電源線寄生電阻和封裝/印刷電路板寄生電感的占空比惡化。期望實現信號驅動器擺率控制。技術實現要素：本發明涉及具有第一電路和第二電路的裝置。第一電路可以被配置為(i)生成多個延遲信號，每個延遲信號作為基于控制信號時移相應延遲序列的輸入信號的拷貝以及(ii)基于輸入信號和多個延遲信號在相應延遲序列中的每個延遲期間，改變處于活動的驅動信號 的數量以控制輸出信號的擺率。第二電路可以被配置為響應于驅動信號來驅動輸出信號。附圖說明從以下詳細的描述和所附的權利要求以及附圖，本發明的實施例將變得是清楚的，其中：圖1是示出示例實施例的圖示；圖2是示出存儲器模塊的框圖；圖3是驅動器電路的框圖；圖4是信號波形的圖示；圖5是修整塊的示例實現的框圖；圖6是環形振蕩器頻率和擺率之間的關系的圖示；圖7是相加塊的框圖；圖8是用于驅動器電路的命令/地址實現的信號波形的圖示；圖9是時鐘驅動器電路的框圖；圖10是當每個延遲可調時相對于輸入信號的輸出信號的圖示；圖11是用于驅動器電路的時鐘實現的信號波形的圖示。具體實施方式本發明的實施例包括提供用于信號驅動器擺率控制的方法和/或裝置，其可以(i)對制造工藝參數不敏感，(ii)消耗低功耗，(iii)提高信號完整性，(iv)根據負載標準提供在不同擺率中的選擇，(v)提供擺率修整和/或(vi)在集成電路內實現。本發明的各種實施例可以提供輸出信號的低功率、擺率控制的驅動器。一些實施例可以為ddr4存儲器接口提供擺率不敏感延遲。一般由減小驅動器開關電流來實現低功率。為了獲得提高的信號完整性性能，可以在擺率修整后根據不同dimm負載選擇不同的擺率值。擺率修整一般使得擺率對驅動器電路的制造工藝不敏感。由于更慢的擺率以及減少的符號間干擾，一個結果可以是減少的反射。參考圖1，顯示了示出多個示例電路50a-50n的圖示。在示例中，電路50a-50n可以實現為存儲器模塊(或板)。例如，存儲器模塊50a-50n可以實現為第四代雙倍數據率(ddr4)同步動態隨機存取存儲器(sdram)模塊。存儲器模塊50a-50n可以包括多個塊(或電路)90a-90n、塊(或電路)100和/或各種其它塊、電路、引腳、連接器和/或跡線。電路90a-90n可以被配置為數據緩沖器。電路100可以被實現為寄存式時鐘驅動器(rcd)。在示例中，rcd電路100可以被實現為ddr4rcd電路。存儲器模塊50a-50n的組件的類型、布置和/或數量可以變化以滿足特定實現方式的設計標準。存儲器模塊50a-50n被示出為連接到塊(或電路)20。電路20可以是存儲器控制器。電路20可以位于諸如計算引擎的其它設備中。不同連接器/引腳/跡線60可以實現為將存儲器模塊50a-50n連接到存儲器控制器20。在一些實施例中，連接器/引腳/跡線60可以是288引腳配置。在示例中，存儲器控制器20可以是計算機主板的組件。在另一個示例中，存儲器控制器20可以是微處理器的組件。在又一個示例中，存儲器控制器20可以是中央處理單元(cpu)的組件。在示例中，連接器/引腳/跡線60中的一些可以是存儲器模塊50a-50n的部分并且連接器/引腳/跡線60中的一些可以是主板和/或存儲器控制器20的部分。存儲器模塊50a-50n可以被連接到計算機主板(例如，通過引腳、跡線和/或連接器60)以在計算設備的組件和存儲器模塊50a-50n之間傳輸數據。在示例中，存儲器控制器20可以被實現在主板的北橋(northbridge)上和/或被實現為微處理器(例如，intelcpu、amdcpu、armcpu等)的組件。可以根據特定實現方式的設計標準來變化存儲器控制器20的實現方式。在各種實施例中，存儲器模塊50a-50n可以是ddr4sdram存儲器模塊。ddr4sdram模塊50a-50n可以具有每模塊512千兆字節(gb)、太字節或更高的存儲器模塊密度(例如，與ddr3中的每雙列直插式存儲模塊(dimm)128gb相比)。ddr4sdram存儲器模塊50a-50n可以在1.2-1.35伏(v)的電壓以800-2133兆赫 (mhz)之間的頻率操作(例如，與在ddr3中1.5-1.65伏以400-1067mhz之間的頻率相比較)。在一些實施例中，存儲器模塊50a-50n可以實現為低電壓ddr4并且在1.05v操作。例如，與ddr3存儲器相比，ddr4sdram存儲器模塊50a-50n可以實現節省35％的功率節省。ddr4sdram存儲器模塊50a-50n可以以2.13-4.26千兆傳輸每秒(gt/s)以及更高的速度(例如，相比于ddr3中0.8-2.13gt/s)來傳輸數據。可以根據特定實現的設計標準來變化存儲器模塊50a-50n的操作參數。在示例中，存儲器模塊50a-50n可以兼容聯合電子設備工程會議(jedec)固態技術協會于2013年11月在弗吉尼亞阿靈頓發布的規范jesd79-4a中標題為“ddr4sdram”的ddr4規范。通過引用其全部內容將ddr4規范的合適部分并入此處。存儲器模塊50a-50n可以實現為ddr4低負載dimm(lrdimm)或ddr4寄存式dimm(rdimm)。數據緩沖器90a-90n可以允許存儲器模塊50a-50n以ddr4lrdimm配置比便相比于ddr4rdimm以較高帶寬和/或較高容量操作(例如，在384gb容量，對于ddr4lrdimm為1333mt/s，相比于第一ddr4rdimm為1067mt/s)。例如，相比于ddr4rdimm配置，存儲器模塊50a-50n的ddr4lrdimm配置可以允許數據信號的提高的信號完整性、通過數據緩沖器90a-90n的更低的組件延遲和/或存儲器控制器20的更好的智能和/或后緩沖覺察。參考圖2，顯示了示出存儲器模塊的框圖50a。存儲器模塊50a可以是存儲器模塊50b-50n的代表。示出了存儲器模塊50a與存儲器控制器20進行通信。存儲器控制器20被示為是塊(或電路)10的部分。電路10可以是與存儲器模塊50a通信的主板或其它電子組件或計算引擎。存儲器模塊50a可以包括一個或多個塊(或電路)80a-80n和/或rcd電路100。電路80a-80n可以實現存儲器模塊50a的數據路徑。例如，數據路徑80a可以包括塊82a和/或數據緩沖器90a。數據路徑 80b-80n可以具有相似的實現方式。電路82a-82n每個可以實現為存儲器信道。存儲器信道82a-82n中的每個信道可以包括多個塊(或電路)84a-84n。電路84a-84n可以實現為隨機存取存儲器(ram)芯片。例如，ram芯片84a-84n可以實現易失性存儲器，諸如動態ram(dram)。在一些實施例中，ram芯片84a-84n可以物理地位于存儲器模塊50a-50n的電路板的兩側(例如，前和后)。可以根據特定實現方式的設計標準來變化存儲器模塊50a上的存儲器的容量。存儲器控制器20可以生成信號(例如，clk)以及多個控制信號(例如，addr/cmd)。信號clk和/或信號addr/cmd可以被呈現給rcd電路100。數據總線30可以連接在存儲器控制器20和數據路徑80a-80n之間。存儲器控制器20可以生成和/或接收從數據總線30呈現/接收的數據信號(例如，dqa-dqn)。信號dqa-dqn可以被呈現給數據路徑80a-80n中的每個數據路徑。rcd電路100可以被配置為與存儲器控制器20、存儲器信道82a-82n和/或數據緩沖器90a-90n進行通信。rcd電路100可以解碼從存儲器控制器20接收到的指令。例如，rcd電路100可以接收寄存器命令字(rcw)。在另一示例中，rcd電路可以接收緩沖器控制字(bcw)。rcd電路100可以被配置為訓練(train)dram芯片84a-84n、數據緩沖器90a-90n和/或存儲器控制器20之間的命令和地址線。例如，rcw可以從存儲器控制器20流向rcd電路100。rcw可以用于配置rcd電路100。可以在lrdimm和rdimm配置中均使用rcd電路100。rcd電路100可以實現32位1:2命令/地址寄存器。rcd電路100可以支持高速總線(例如，rcd電路100和數據緩沖器90a-90n之間的bcom總線)。rcd電路100可以實現自動阻抗校準。rcd電路100可以實現命令/地址奇偶校驗。rcd電路100可以控制寄存器rcw回讀。rcd電路100可以實現1mhz內部集成電路(i2c)總線(例如，串行總線)。到rcd電路100的輸入可以是使用外部和/或內部電壓的偽差分。rcd電路100的時鐘輸出、命令/地址輸出、 控制輸出和/或數據緩沖控制輸出可以以組來啟用并且以不同強度被獨立地驅動。rcd電路100可以從存儲器控制器20接收信號clk和/或信號addr/cmd。可以使用rcd電路100的各種數字邏輯組件來生成基于信號clk和/或信號addr/cmd和/或其它信號(例如，rcw)的信號。rcd電路100也可以被配置為生成一個信號(例如，clk’)以及多個信號(例如，addr’/cmd’)。例如，信號clk’可以是ddr4規范中的信號y_clk。信號clk’和/或信號addr’/cmd’可以被呈現給存儲器信道82a-82n中的每個存儲器信道。例如，信號clk’和/或信號addr’/cmd’可以在公共總線54上傳輸。rcd電路100可以生成一個或多個信號(例如，dbc)。信號dbc可以被呈現給數據緩沖器90a-90n。信號dbc可以在公共總線56(例如，數據緩沖控制總線)上傳輸。數據緩沖器90a-90n可以被配置為從總線56接收數據。數據緩沖器90a-90n可以被配置為向總線30生成數據或從其接收數據。總線30可以包括跡線、引腳和/或存儲器控制器20和數據緩沖器90a-90n之間的連接。總線58可以承載數據緩沖器90a-90n和存儲器信道82a-82n之間的數據。數據緩沖器90a-90n可以被配置為緩存總線30和58上用于寫操作的數據(例如，從存儲器控制器20到相應的存儲器信道82a-82n傳輸的數據)。數據緩沖器90a-90n可以被配置為緩存總線30和58上用于讀操作的數據(例如，從相應的存儲器信道82a-82n到存儲器控制器20傳輸的數據)。數據緩存區90a-90n可以以小單元(例如，4位半字節)與dram芯片84a-84n交換數據。在各種實施例中，dram芯片84a-84n可以布置在多組中(例如，兩組)。對于兩組/兩個dram芯片84a-84b的實現方式，每組可以包含單個dram芯片84a-84n。每個dram芯片84a-84b可以通過高半字節和低半字節連接到相應的數據緩沖器90a-90n。對于兩組/四個dram芯片84a-84d的實現方式，每組可以包含兩個dram芯片84a-84d。一組可以通過高半字節連 接到相應的數據緩沖器90a-90n。另一組可以通過低半字節連接到相應的數據緩沖器90a-90n。對于兩組/八個dram芯片84a-84h的實現方式，每組可以包含dram芯片84a-84h中的四個。一組四個dram芯片84a-84d可以通過高半字節連接到相應的數據緩沖器90a-90n。另一組四個dram芯片84e-84h可以通過低半字節連接到相應的數據緩沖器90a-90n。可以實現其它數量的組、其它數量的dram芯片以及其它數據單元大小來滿足特定實現方式的設計標準。ddr4lrdimm配置可以降低大量的數據負載來提高從最大幾個(例如，四個)數據負載下降到單個數據負載的存儲器模塊的數據總線(例如，總線30)上的信號完整性。分布式數據緩沖器90a-90n可以允許ddr4lrdimm設計為與使用集中式存儲器緩沖器的ddr3lrdimm設計相比實現更短的i/o跡線長度。例如，連接到存儲器信道82a-82n的更短的短截線(stub)會導致不太明顯的信號反射(例如，提高的信號完整性)。在另一示例中，更短的跡線會導致延遲減小(例如，接近1.2納秒(ns)，比ddr3緩沖存儲器小50％的延遲)。在又一示例中，更短的跡線可以降低i/o總線的周轉時間。例如，在沒有分布式數據緩沖器90a-90n的情況下(例如，在ddr3存儲器應用中)，跡線將被敷設到集中定位的存儲器緩沖器，從而與圖2中示出的ddr4lrdimm的實現方式相比，增加了高達六英寸的跡線長度。在一些實施例中，ddr4lrdimm配置可以實現數據緩沖器90a-90n中的九個。存儲器模塊50a-50n可以實現2毫米(mm)前側總線跡線和后側跡線(例如，連接器/引腳/跡線60)。通過數據緩沖器90a-90n的傳播延遲可以比通過ddr3存儲器緩沖器的延遲快33％(例如，導致延遲減小)。在一些實施例中，數據緩沖器90a-90n可以比用于ddr3應用中的數據緩沖器更小(例如，減小的面積參數)。參考圖3，示出了rcd電路100的驅動器部分(或電路)102的示例實現的框圖。驅動器電路102一般包括速率控制器塊(或電路) 120以及輸出驅動器塊(或電路)122。速率控制器電路120可以包括多個延遲單元塊(或電路)124a-124n以及預驅動器塊(或電路)126。輸出驅動器電路122一般包括多個緩沖器塊(或電路)128a-128n。每個緩沖器電路128a-128n可以包括通過上拉電阻器rp連接至輸出節點的上拉晶體管qp和通過下拉電阻器rn連接至輸出節點的下拉晶體管qn。可以將緩沖器電路128a-128n的輸出節點連接。終端電阻器rt可以耦接在電路122的一端(緩沖器電路128a-128n的輸出節點)。終端電阻器rt的另一端可以被偏置為接近正電源電壓(例如，vdd)的一半。可以由初始驅動器單元124a和預驅動器電路126接收輸入信號(例如，in)。信號in可以表示從存儲器控制器20傳輸至rcd電路100的控制信號cmd、地址信號addr和/或其它信息信號中的任何信號。可以由延遲單元124a-124n中的每個延遲單元接收擺率控制信號(例如，sr_ctl)。控制信號sr_ctl可以攜帶控制延遲持續時間范圍內的通過每個延遲單元124a-124n的延遲的多位數字信號。可以由輸出驅動器電路122生成輸出信號(例如，out)。信號out一般是由并聯工作的每個緩沖器電路128a-128n生成的輸出信號的組合。延遲單元124a-124n可以串聯連接。每個延遲單元124a-124n可以生成內部延遲信號(例如，ina-inn)。延遲信號ina可以是時移控制信號sr_ctl確定的量的輸入信號的拷貝。每個隨后延遲信號inb-inn可以是時移控制信號sr_ctl確定的量的前一延遲信號ina-inm的拷貝。可以由預驅動器電路126接收信號in及ina至inn。預驅動器電路126可以被配置為生成多部分(例如，n部分)正(或上拉)柵極驅動器信號(例如，pg)和多部分(例如，n部分)負(或下拉)柵極驅動器信號(例如，ng)。可以由緩沖器電路128a-128n中的晶體管qp和qn的相應的柵極接收柵極驅動器信號pg和ng的單獨部分(或分量)。多個分量可以在任何給定時間活 動并且剩余的分量可以在該給定的時間不活動。每個延遲單元124a-124n可操作為將在相應的輸入端接收的信號延遲以在相應的輸出端呈現延遲的信號。可以由控制信號sr_ctl編程通過每個延遲單元124a-124n的延遲(或時間間隔)。在各種實施例中，可以將編程單獨的施加到延遲單元124a-124n、同時施加到一些延遲單元124a-124n和/或施加到所有延遲單元124a-124n。預驅動器電路126可操作為基于信號in和ina-inn生成柵極驅動器信號pg和ng。可以在信號in和ina-inn的上升沿和/或下降沿觸發預驅動器電路126。單獨的柵極驅動器信號pg(例如，pg<a>至pg<n>)和ng(例如，ng<a>至ng<n>)可以單獨的和/或成組地被切換。每個緩沖器電路128a-128n可操作為基于柵極驅動器信號pg和ng的相應的分量來驅動信號out。晶體管qp可以連接至正電源電壓vdd。晶體管qn可以連接至接地電壓(或負電源電壓vss)。在各種實施例中，晶體管qn可以實現為n溝道金屬氧化物半導體(nmos)晶體管。晶體管qp可以實現為p溝道金屬氧化物半導體(pmos)晶體管。也可以實現為其它晶體管類型以滿足特定應用的設計標準。可編程的延遲單元124a-124n可以分別生成延遲信號ina-inn。預驅動器電路126可以基于信號in和ina-inn的(上升和下降)沿切換一組或多組柵極驅動器信號pg和ng。輸出驅動器電路122中的緩沖器電路128a-128n可以由柵極驅動器信號pg和ng中的相應的分量單獨地控制以避免或減少下拉晶體管qn和上拉晶體管qp都同時活動(或導通或傳導)。每次信號in經歷過渡，預驅動器電路126可以最初關斷緩沖器電路128a-128n中的活動晶體管qp/qn，并且在延遲單元時間后接通緩沖器電路128a-128n中的不活動晶體管qp/qn。關斷之后再接通的序列一般降低驅動器開關電流，這會導致低功率設計并降低同時開關輸出(sso)功率噪聲。參考圖4，示出了示例信號波形的圖示。圖示總體示出了信號 in和ina-inn、柵極驅動器信號pg和ng以及信號out之間的關系。可以從信號in和ina-inn的上升/下降沿生成柵極驅動器信號組的上升/下降沿。例如，如果實施了兩個延遲單元124a-124b，每個柵極驅動器信號pg和ng可以具有高達九個不同的波形。通過生成不同組的柵極驅動器信號pg和ng，不同的緩沖器電路128a-128n可以在每個延遲沿被接通和關斷。一般地，緩沖器電路128a-12n中的大多數活動晶體管qp/qn可以在信號in的每個沿被關斷。緩沖器電路128a-128n中選擇性的不活動晶體管qp/qn可以在信號ina-inn的沿被激活。因此，信號out的擺率一般由信號in和ina之間的延遲、信號ina和inb之間的延遲……以及信號inm和inn之間的延遲來確定。通過控制通過延遲單元124a-124n的相應延遲(或時間間隔)的序列，可以實現擺率可控制的驅動器。以示例的方式，從信號in處于低狀態(或電壓)的初始狀況開始，柵極驅動器信號分量ng<a>至ng<n>可以是活動的(高電壓)并且柵極驅動器信號分量pg<a>至pg<n>可以是不活動的(高電壓)。柵極驅動器信號pg和ng可以將信號out驅動為低狀態(例如，vol)。在時間ta，信號in可以具有上升沿。預驅動器電路126一般響應于信號in中的上升沿關斷大多數活動柵極驅動器信號分量ng<a>至ng<n>。在示例中，活動緩沖器電路128a-128n下拉信號out，所以柵極驅動器信號分量ng<a>至ng<n>可以從活動(高電壓)切換為不活動(低電壓)以關斷(或切換為不導通)相應的nmos下拉晶體管qn。在時間tb，信號ina可以具有上升沿(與通過延遲單元124a延遲的信號in的上升沿相同)。預驅動器電路126可以響應于信號ina的上升沿關斷更多的拉低信號out的活動柵極驅動器信號分量ng<a>至ng<n>(如果仍有活動的話)，并且接通一些不活動柵極驅動器信號分量pg<a>至pg<n>(例如，接通pg<n>)以激活 (或切換為傳導)相應的上拉晶體管qp。在示例中，柵極驅動器信號pg<n>從不活動(高電壓)切換為活動(低電壓)以導通相應的pmos上拉晶體管qp。在時間tc，信號inb可以具有上升沿(與通過延遲單元124b延遲的信號ina的上升沿相同)。預驅動器電路126可以響應于信號inb的上升沿關斷(低電壓)所有剩余活動柵極驅動器信號分量ng<a>至ng<n>，并且接通(低電壓)所有剩余不活動柵極驅動器信號分量pg<a>至pg<n>(例如，接通pg<a>)以接通相應的上拉晶體管qp。在時間td，信號in可以具有下降沿。預驅動器電路126一般響應于信號in的下降沿關斷大多數活動柵極驅動器信號分量pg<a>至pg<n>。在示例中，活動緩沖器電路128a-128n上拉信號out，所以柵極驅動器信號分量pg<a>至pg<n>可以從活動(低電壓)切換為不活動(高電壓)以關斷相應的上拉晶體管qp。在時間te，信號ina可以具有下降沿(與通過延遲單元124a延遲的信號in的下降沿相同)。預驅動器電路126可以響應于信號ina的下降沿關斷更多的上拉信號out的活動柵極驅動器信號分量pg<a>至pg<n>(如果仍有活動的話)，并且接通一些不活動柵極驅動器信號分量ng<a>至ng<n>(例如，接通ng<n>)以接通相應的下拉晶體管qn。在示例中，柵極驅動器信號ng<n>從不活動(低電壓)切換為活動(高電壓)以接通相應的下拉晶體管qn。在時間tf，信號inb可以具有下降沿(與通過延遲單元124b延遲的信號ina的下降沿相同)。預驅動器電路126可以響應于信號inb的下降沿關斷(高電壓)所有剩余活動柵極驅動器信號分量pg<a>至pg<n>，并且接通(高電壓)所有剩余不活動柵極驅動器信號分量ng<a>至ng<n>(例如，接通ng<a>)以接通相應的下拉晶體管qn。在時間tf后，信號out可以被緩沖器電路128a-128n中的活動晶體管qn保持在低電壓。在信號in和ina-inn的每個沿切換的柵極驅動器信號pg和 ng的數量對于不同擺率設置可以是固定的。用于24個緩沖器電路128a-128n的示例擺率設置總體地在如下的表i中示出：表iin沿ina沿inb沿切換為活動0420切換為不活動2022在信號in的沿(如，在時間ta或td)，預驅動器電路126可以將0個不活動柵極驅動器信號ng/pg從不活動(關斷)切換為活動(導通)，并且可以將活動柵極驅動器信號pg/ng的24個中的20個(例如，大多數)從活動(導通)切換為不活動(關斷)。因為只有幾個活動柵極驅動器信號pg/ng，信號out可以被終端電阻器rt拉向vdd/2。當信號ina中出現沿(例如，在時間tb或te)，預驅動器電路126可以將不活動柵極驅動器信號ng/pg中的四個切換為活動，并且將剩余四個活動柵極驅動器信號pg/ng中的兩個切換為不活動。輸出驅動器電路122可以具有以一種方式拉信號out的兩個晶體管qp/qn，以及以其它方式拉信號out的四個晶體管qn/qp。在信號inb的沿(例如，在時間tc或tf)，預驅動器電路126可以切換剩余柵極驅動器信號以使得信號out僅被拉向電源電壓或接地之一。用于24個緩沖器電路128a-128n的另一示例擺率設置總體地在如下的表ii中示出：表iiin沿ina沿inb沿將pg切換為活動0222將ng切換為不活動2022在信號in的沿(例如，時間ta)，24個活動柵極驅動器信號ng中的20個可以被切換為不活動(例如，4個晶體管qn導通并且所有24個晶體管qp關斷)。在信號ina的沿(例如，時間tb)，兩個另外的活動柵極驅動器信號ng可以被切換為不活動并且不活動柵極驅動器信號pg中的兩個可以被切換為活動(例如，2個晶體管qn導通并且2個晶體管qp導通)。在時間tb和tc之間，緩沖器電路128a-128n中只有兩個可以晶體管qp和qn都接通(導通)，所以在過渡期間輸出驅動器電路122的內部可以消耗少量功率。在信號inb的沿(例如，時間tc)，所有柵極驅動器信號ng可以被切換為不活動并且所有柵極驅動器信號pg可以被切換為活動(例如，沒有晶體管qn導通并且所有24個晶體管qp導通)以完成將信號out從低驅動至高。可以生成其它表并將其加載到預驅動器電路126。對于低功率應用，輸出驅動器122在任何給定時間可以具有僅一些晶體管qp和qn是活動的和/或在任何給定時間在活動和不活動之間切換不同數量的晶體管qp和qn。例如，用于24個緩沖器電路128a-128n、三個延遲單元124a-124c并且信號out從處于低電壓vol開始的擺率設置總體地在如下的表iii和表iv中示出：表iiiin沿ina沿inb沿inc沿將pg切換為活動04416將ng切換為不活動20220剩余pg活動04824剩余ng活動4200總計pg和ng活動46824表ivin沿ina沿inb沿inc沿將pg切換為活動33315將ng切換為不活動101220剩余pg活動36924剩余ng活動14200總計pg和ng活動178924在低功率應用的一些實施例中，活動信號ng/pg中的多數分量可以在信號in和ina-inn的最初幾個(例如，2至4)沿被切換為不活動。信號pg/ng中的零至幾個(例如，1至6)不活動分量可以在信號in和ina-inn的最初幾個沿被切換為活動。在一些實施例中，不活動信號pg/ng中的多數分量可以在信號ina-inn的最后幾個(例如，2至4)沿被切換為活動。在壓擺過渡期間，在信號in和ina-inn的一個或多個沿切換至不活動的活動信號ng/pg的數量可能與切換至活動的不活動信號pg/ng的數量不匹配。在一些實施例中，在一個或多個延遲期間活動的晶體管qp加上qn的和(例如，qp+qn<24)可能小于在過渡結束時活動晶體管qp或qn的數量(例如，qp+qn＝24)。在各種實施例中，輸出驅動器122可以具有小于接近10％的緩沖器電路128a-128n的晶體管qp和qn都同時導通，其試圖將信號out拉至相反的電壓電平voh和vol。在各種實施例中，多于兩個的緩沖器電路128a-128n可以具有同時接通的晶體管qp和qn。可以實現其它的百分比以滿足特定應用的設計標準。參考圖5，示出了修整塊(或電路)140的示例實現的框圖。修整塊140可以在rcd電路100中實現。修整電路140一般包括多個延遲單元塊(或電路)142a-142n以及轉換塊(或電路)144。延遲單元142a-142n可以具有布置為環形振蕩器的奇數數量的單元。給定的延遲單元(例如，142n)可以生成信號(例如，ck_sense)。信號ck_sense可以具有感測的頻率，其取決于修整電路140形成在其上的集成電路(例如，rcd電路100)的一個或多個制造參數。可以由轉換電路144接收信號ck_sense。可以由轉換電路144生成修整信號(例如，sr_trim)。修整信號sr_trim可以被用于在擺率設置的不同集合中進行選擇。電路140的修整操作一般使得信號out中的擺率對rcd電路100的制造工藝不敏感。參考圖6，示出了環形振蕩器頻率與擺率之間的示例關系的圖示160。x軸一般表示信號ck_sense的頻率。y軸可以示出相關的擺率。圖示160中的線162a-162n可以表示適用于信號sr_trim的不同的擺率設置。擺率值可以與振蕩器頻率成線性比例。信號sr_trim中每個設置的擺率值可以從頻率值推導。頻率越高，晶體管qp和qn接通時提供給終端電阻器rt或從其提取的電流越多。為了抵消增加的電流，信號sr_trim中的擺率設置可以隨著振蕩器頻率增加而減小。當修整擺率時，可以測量信號ck_sense的頻率。可以基于頻率選擇信號sr_trim中的設置以使得得到的驅動器擺率值接近于目標擺率值。在各種實施例中，信號sr_trim可以傳遞幾個不同的擺率中的一個用于定制(例如，線162a-162n)。低擺率設置一般由線162a表示。高擺率設置可以由線162n表示。在信號ck_sense中測量的頻率處的垂直線164(例如，只有x軸的值)可以與水平線166(例如，沿著y軸的值)在用于特定應用的目標擺率處相交。相交的線164和166可以建立目標點168。最接近目標點168的對應于線162a-162n的擺率設置(例如，線162e)可以被選擇以修整輸出驅動器電路122的擺率。參考圖7，示出了相加塊(或電路)170的示例實現的框圖。相加電路170可以在rcd電路100中實現。相加(或加法器)電路170可操作為將信號sr_trim中接收的修整值與目標信號(例如， sr_target)中接收的偏移值相加。總和可以是控制信號sr_ctl中的目標擺率。控制信號sr_ctl隨后可以被提供給驅動器電路102。信號sr_target中的偏移值可以由rcd電路100(例如，可編程寄存器)中的電路系統生成。為了獲得針對不同dimm負載和/或不同頻率的良好信號完整性性能，可以在制造工藝修整操作之后基于信號sr_trim將信號out的擺率調諧為不同值。在ddr4存儲器接口應用中，一般存在兩種驅動器(命令/地址驅動器和時鐘驅動器)。為了獲得良好信號完整性性能，這兩種驅動器可以具有不同的擺率標準。ddr4指定信號cmd’/add’與時鐘信號clk’匹配時，驅動器延遲可以具有不同擺率并保持不變。因此，可以基于不同的dimm負載為驅動器選擇不同的擺率值。參考圖8，示出了用于驅動器電路102的命令/地址實現的示例信號波形的圖示180。在命令/地址實現中，時間ta和tb之間的延遲(或時間間隔)以及時間td和te之間的延遲(或時間間隔)(例如，通過延遲單元124a的延遲)可以具有固定值。時間tb和tc之間的延遲(或時間間隔)以及時間te和tf之間的延遲(或時間間隔)(例如，通過延遲單元124b的延遲)可以具有可調諧(或可編程)的值以實現不同的擺率。多數活動緩沖器電路128a-128n可以在信號in的沿(例如，時間ta或td)被關斷。可以選擇在信號ina的沿(例如，時間tb或te)被接通的不活動緩沖器電路128a-128n的數量以使得信號out在信號inb的沿(例如，時間tc或tf)之前被充電/放電跨過閾值電壓(例如，thr)。驅動器的擺率控制一般通過以下來實現：將信號out的擺率保持在恒定速率直到信號out跨過閾值電壓thr，并且在信號out已經跨過閾值電壓thr之后調諧擺率。可以利用相同的驅動器延遲實現不同的擺率。圖示180的下半部分總體示例了時間ta至tc附近的信號out的局部放大。在時間ta(例如，信號in的上升沿)，信號out可以在點182開始，開始從低電壓(例如，vol)上升。在時 間tb(例如，信號ina的上升沿)，信號out可以在點184開始以不同的(例如，更快的)速率上升。取決于通過延遲單元124b的延遲的調諧，信號inb可以在時間tc1至tc3的范圍中的某處上升。如果通過延遲單元124b的延遲短，則信號out的擺率可以在點186a開始改變。如果通過延遲單元124b的延遲中等，則信號out的擺率可以在點186b開始改變。如果通過延遲單元124b的延遲長，則信號out的擺率可以在點186c開始改變。信號out可以在點190處跨過閾值電壓(例如，thr)，其中閾值電壓位于低電壓vol和高輸出電壓voh之間的一半(thr＝(voh-vol)/2)。在各種實施例中，從信號in中的改變直到信號out跨過閾值電壓thr的延遲可以是固定持續時間。取決于延遲單元124b中的延遲，信號out可以在點192a-192c的范圍中到達高電壓voh。參考圖9，示出了示例時鐘驅動器電路104實現的框圖。時鐘驅動器電路104可以在rcd電路100中實現。時鐘驅動器電路104一般包括驅動器電路102和延遲補償塊(或電路)200。驅動器電路102可以具有兩個延遲單元124a-124b。延遲補償電路200一般包括多個延遲單元202a-202b以及反相器塊(或電路)204。反相器電路204可以用于將控制信號sr_ctl反相。反相的控制信號可以由延遲單元202a-202b接收。控制信號sr_ctl可以由延遲單元124a-124b接收。信號clk可以由延遲補償電路200接收。信號in可以由延遲補償電路200生成并被驅動器電路102接收。由驅動器電路102生成的信號out可以是信號clk’。延遲單元124a-124b的延遲都可以是可調的以使得閾值電壓thr之前或之后的擺率都由信號sr_ctl控制。延遲單元202a-202b可以被信號sr_ctl的反相控制。延遲單元202a-202b一般串聯連接以補償不同擺率的延遲變化。在補償之后，從信號clk到信號clk’的整體驅動器延遲可以是對控制信號sr_clk中的不同擺率設置不敏感的。例如，在慢擺率被信號sr_ctl命令的情形中，延遲單元202a- 202b可以具有短延遲。通過延遲單元202a-202b的短延遲和通過延遲單元124a-124b的長延遲的初始組合可以具有已知的持續時間。隨著命令的擺率的增長，通過延遲電路202a-202b的延遲加長而通過延遲電路124a-124b的延遲變短。快的命令的擺率可以具有與慢的命令的擺率類似的總延遲。在快的命令的擺率，可以將短延遲編程入延遲單元124a-124b，并且將長延遲編程入延遲單元202a-202b以使得總延遲保持在接近已知的持續時間。參考圖10，示出了表示當每個延遲電路124a-124b是可調的時相對于信號in的信號out/clk’的示例部分的圖示220。在時間ta，信號clk可以上升并且因此信號out/clk’可以從點222的低電壓vol開始上升。從時間ta到tb1至tb3范圍中的較晚時間，通過延遲單元124a的延遲可以是變化的。如果延遲短，則信號out/clk’的擺率可以在點224a開始以不同的速率(例如，更快)變化。如果延遲長，則信號out/clk’的擺率可以在點224c開始變化。中等延遲可以在點224b變化信號out/clk’的擺率。通過延遲單元124b的延遲可以取決于控制信號sr_ctl而變化(例如，從tb1至tc1，tb2至tc2或tb3至tc3)。在第二延遲的結束(例如，點226a、226b或226c)，信號out/clk’的擺率可以變化(例如，增加或降低)直到分別在點232a、232b或232c獲得高輸出電壓voh。基于實際編程的延遲，信號out/clk’可以在時間tx1、tx2或tx3(例如，點230a、230b或230c)跨過閾值電壓thr。延遲補償電路200可以插在信號clk和信號in之間以使時間tx1-tx3在一起作為單一時間。參考圖11，示出了用于時鐘驅動電路104的示例信號波形的圖示240。在時鐘驅動器實現中，信號clk的沿(例如，時間tw)和當信號out/clk’跨過閾值電壓thr時的時間tx之間的延遲(或時間間隔)可以是固定值。為了引起延遲單元124a-124b中的不同的可編程延遲，延遲補償電路200可以在延遲單元202a-202b中產生偏移可編程延遲。通過延遲單元202a-202b的變化的延遲可以補償 延遲單元124a-124b中變化的延遲。補償一般將圖10中的點230a-230c合并為圖11的單一點230，其中在點230處信號out/clk’跨過閾值電壓thr。同樣地，圖10中的點232a-232c可以被合并為圖11中的單一點232，在此處信號out/clk’到達高輸出電壓voh。點230a-230c以及點232a-232c的合并可以通過將圖10中的點222分割為圖11中的多個點222a-222c來實現。如圖所示，從時間ta1到時間tb1以及從時間tb1到時間tc1的編程的延遲可以是短的。延遲補償電路200一般通過將長延遲(例如，時間tw到時間ta1)編程入延遲單元202a-202b來引起短延遲。對于從時間ta2到時間tb2以及從時間tb2到時間tc2的中等延遲，延遲補償電路200可以提供中等延遲(例如，tw到ta2)。對于從時間ta3到時間tb3以及從時間tb3到時間tc3的長延遲，延遲補償電路200可以提供短延遲(例如，tw到ta3)。因此，信號out/clk’的擺率可以被調整，而同時可以保持通過時鐘驅動器電路104的恒定tw至tx延遲。圖1至11的圖示中示出的功能和結構可以使用傳統的通用處理器、數字計算機、微處理器、微控制器、分布式計算機資源和/或類似的計算機器中的一個或多個來設計、建模、模擬和/或仿真，根據本說明書的教導來程序化，這對本領域技術人員是清楚的。熟練的程序員基于本公開的教導可以容易的準備適合的軟件、固件、代碼、例程、指令、操作碼、微碼和/或編程模塊，這對本領域技術人員是清楚的。軟件一般嵌入一個介質或幾個介質中(例如，非暫態存儲介質)，并且可以由處理器中的一個或多個順序地或并行執行。本發明的實施例可以以如下中的一個或多個來實現：asic(專用集成電路)、fpga(現場可編程門陣列)、pld(可編程邏輯器件)、cpld(復雜可編程邏輯器件)、門海、assp(專用標準產品)和集成電路。可以基于一種或多種硬件描述語言實現電路。可以聯系閃存存儲器、非易失性存儲器、隨機存取存儲器、只讀存儲器、磁盤、軟盤，光盤(諸如dvd和dvdram)、磁光盤和/或分布式 存儲系統來使用本發明的實施例。雖然圖3和9示出傳輸信息時電路102和104處于的rcd電路100的環境，但是電路102和/或104的拷貝可以在其它位置、其它數據路徑、其它控制路徑和/或其它時鐘路徑實現。在一些實施例中，電路102和/或104的拷貝可以位于數據緩沖器電路90a-90n中以改善讀取周期期間傳輸至存儲器控制器20的信號。在各種實施例中，電路102和/或104的拷貝可以位于數據總線30的主板側上以改善由存儲器控制器20生成并由存儲器模塊50a-50n接收的各種信號。例如，存儲器控制器20可以包括電路102和/或104的拷貝以生成在寫入周期期間在信號dqa-dqn中被發送給存儲器模塊50a-50n的寫入數據。電路102和/或104的實例也可以在存儲器模塊50a-50n內的其它電路系統中實現。盡管在ddr4應用的背景下描述了本發明的實施例，但是本發明不限于ddr4應用，而是可以應用于存在不同的傳輸線效應、串擾耦合效應、行波失真、相位改變、阻抗失配和/或線失衡的其它高數據率數字通信應用中。本發明解決了關于涉及高速通信、靈活的時鐘結構、指定的命令集和有損傳輸線的問題。可以期望下一代ddr提供更高速度、更具靈活性、額外的命令和不同的傳播特性。本發明還適用于兼容現有的(舊的)存儲器規范或未來存儲器規范實現的存儲器系統。如本文中使用的，術語“同時地”意在描述共享一些公共時段的事件，但是術語并不意在將事件限制為在同樣的時間點開始、在同樣的時間點結束或具有相同的持續時間。雖然參考其優選實施例具體地示出和描述了本發明，但是本領域技術人員應當理解，在不脫離本發明的范圍的情況下，可以對本發明的形式和細節做出各種改變。當前第1頁12