多相位時鐘生成的制作方法

用于以高速將大量數據在短距離上進行傳輸的高速I/O(輸入/輸出)數據電路可能遭受各種性能問題。例如，針對許多常用I/O接口的規范可能是通用目的設計，其試圖符合寬范圍的設計約束，并且不是對于任何一個設計最優的。此外，利用基于分組的通信的I/O數據電路可能具有大存儲器需求并且可能伴有顯著的等待時間懲罰。

概述

揭示了涉及用于高速I/O電路的多相位時鐘生成器的各實施例。一個揭示的示例提供包括具有多個延遲元件的延遲線的多相位時鐘生成器，該延遲線被配置來接收輸入時鐘信號并輸出具有相比于輸入時鐘信號的相位不同相位的多個輸出時鐘信號。該多相位時鐘生成器進一步包括控制電路，該控制電路配置用于至少部分基于在沿著延遲線的一個或多個位置處輸出的一個或多個輸出時鐘信號的上升邊緣和下降邊緣來控制延遲線。

提供本概述以便以簡化的形式介紹以下在詳細描述中進一步描述的一些概念。本概述并不旨在標識所要求保護主題的關鍵特征或必要特征，也不旨在用于限制所要求保護主題的范圍。此外，所要求保護的主題不限于解決在本公開的任一部分中所提及的任何或所有缺點的實現。

附圖簡述

圖1示出了示例高速I/O數據系統的框圖。

圖2示出了包括用于生成多相位時鐘信號的延遲鎖定環的示例多相位時鐘生成器的框圖。

圖3示出了圖2的多相位時鐘生成器的示例延遲元件。

圖4示出了圖2的多相位時鐘生成器的用于將延遲元件的輸出進行反相的示例反相器。

圖5示出圖2的相位檢測和電荷泵塊的示例。

圖6示出圖2的輸入緩沖器和交叉控制塊的示例。

圖7示出了用于圖2的延遲元件的示例電路圖。

圖8示出了用于圖6的交叉塊電路的示例電路圖。

圖9示出了用于圖6的交叉控制塊的示例電路圖。

圖10示出圖5的相位檢測和電流泵塊的示例電路圖。

圖11示出了用于圖10的相位檢測電路的示例電路圖。

詳細描述

為了維持同步同時在各電子組件(例如，片上系統[SoC]元件、處理核，等)之間傳輸信號，時鐘信號可在各電子組件之間被傳遞。與鎖相環(PLL)或注入鎖定振蕩器(ILO)相反，延遲鎖定環(DLL)可提供增強的抖動跟蹤性能和更低的自生成抖動，因為DLL沿著延遲元件的線傳播輸入信號且不隨時間積聚或集成輸入信號抖動。因此，揭示了涉及使用DLL電路來生成用于在I/O系統的接收器側處的數據采樣器的多相位時鐘信號的各示例。此外，由于來自DLL的輸入時鐘信號中的相位間距誤差的最小化相比于用PLL而言復雜得多，揭示了測量在電壓受控延遲線處的上升和下降信號兩者以便至少減少或最小化相位間距誤差的各示例。

在討論示例DLL電路之前，參考圖1描述示例高速I/O數據系統100。系統100包括具有數據電路110和時鐘電路112的第一芯片104，和具有數據電路124和時鐘電路126的第二芯片106。要理解芯片104和106可代表任何合適的電組件，諸如微芯片、處理核，以及其它電路元件。

數據電路110包括數據串行化器和輸出驅動器116，且數據電路124也包括數據串行化器和輸出驅動器130。第一芯片104的數據電路110和時鐘電路112，以及第二芯片106的數據電路124和時鐘電路126通過數據信道136、138和140形成片到片I/O數據接口。

系統100包括用于在第一數據電路110的數據串行化器和輸出驅動器116和第二數據電路124的數據串行化器和輸出驅動器130之間進行數據通信的數據信道136。數據信道136可被實現為雙向數據信道，或可具有任何其它合適的實現。系統100包括用于在第一芯片104和第二芯片106之間傳輸時鐘信號的單向時鐘數據信道138和140。

第一芯片104的數據電路110還包括采樣器142、發射機時鐘相位內插器144、接收機時鐘相位內插器146、發射機時鐘分發148，以及接收機時鐘分發150。數據電路110還包括寫時鐘模塊152和讀時鐘模塊154。類似地，第二芯片106的數據電路124包括采樣器156、發射機時鐘相位內插器158、接收機時鐘相位內插器160、發射機時鐘分發162，以及接收機時鐘分發164。數據電路124還包括寫時鐘模塊166和讀時鐘模塊168。

接收機時鐘分發150和164通過接收機時鐘相位內插器146和160向采樣器142和156提供多相位時鐘信號，以允許跨信道136被接收的數據信號的采樣。用于生成多相位時鐘信號的電路的各示例將在下文中更詳細描述。

第一芯片104的時鐘電路112被配置來經由復用器172從時鐘電路126接收時鐘信號，并通過延遲鎖定環(RX DLL)174，來從所接收到的時鐘信號生成多相位時鐘信號。復用器，諸如復用器172，可被用于各電路供生產測試和/或用于任務模式操作。復用器允許使用(例如，耦合到信道138的時鐘)本地地生成的傳輸時鐘來代替(例如，經由信道140)進入接收時鐘。

由RX DLL 174生成的多相位時鐘信號接著經由接收機時鐘分發150和接收機時鐘相位內插器146被提供給采樣器142。所示出的時鐘電路112還包括：包括從參考時鐘178接收時鐘數據的發射機鎖相環(TX PLL)176、時鐘相位內插器180，以及上述數據串行化器和輸出驅動器120的數據傳輸時鐘生成器。時鐘電路112通過信道138和140與時鐘電路126對接。

如上所述，第二芯片106的數據電路124與第一芯片104的數據電路110對稱。類似地，第二芯片106的時鐘電路126與第一芯片104的時鐘電路112對稱。因此，第二芯片106的時鐘電路126包括包含復用器182和DLL184的接收機時鐘電路，以通過接收機時鐘分發164和接收機時鐘相位內插器160來生成用于采樣器156的多相位時鐘信號。時鐘電路126還包括：包括接收參考時鐘輸入188的發射機鎖相環(PLL)186、相位內插器190，以及數據串行化器和輸出驅動器134的發射機時鐘電路，以提供用于數據傳輸的時鐘信號。

如上所述，至少部分基于跨信道138和/或140接收的時鐘信號使用PLL或ILO以生成用于數據采樣器的多相位接收機時鐘信號在抖動跟蹤和其它問題方面可能經受困難。相反，使用DLL174和184可提供更好的抖動跟蹤性能。然而，使用DLL在各時鐘信號之間精確地控制相位間距相比使用PLL或ILO可能更困難。

因此，圖2示出了適合用作用于生成多相位時鐘信號的DLL 174和184的示例延遲鎖定環(DLL)。在此，所描繪的DLL在本文中還可以被稱為多相位時鐘生成器200。多相位時鐘生成器200包括一條或多條延遲線，在圖2中示為延遲線202a和延遲線202b。盡管示出兩條延遲線，其它實現可利用不同數量的延遲線。

每條延遲線具有多個延遲元件，針對兩條線一并示出為塊S2-S9和NS2-NS9，并被配置來輸出具有相比于輸入時鐘信號的相位而言不同相位的多個輸出時鐘信號。延遲線202a和202b在電并聯路徑中被安排并包括延遲元件的互補對。多相位時鐘生成器200的時鐘輸出(例如，clk0-clk9的一個或多個)被提供給芯片106的采樣器156(例如，每個采樣器一個時鐘輸出)以允許進入的信號被采樣。通過經由多相位時鐘生成器生產10個時鐘信號，時鐘信號INN和INP以進入采樣器的數據信號的速率的十分之一進入多相位時鐘生成器。

所接收的時鐘信號INN和INP可能具有交叉誤差，因為時鐘信號INN和互補(complementary)的時鐘信號INP可能不同時跨過邏輯高和邏輯低電平之間的中點。在此情況中，INN和INP信號可高(例如，更接近信號峰值)或低(例如，更接近信號波谷)地相互交叉。交叉誤差可由從其接收時鐘信號INN和INP的時鐘發射機中的電路元件引起的錯誤所致，并可能影響由多相位時鐘生成器200生成的輸出時鐘信號之間的定時。因此，時鐘信號INN和INP首先被提供給配置用于減少交叉誤差的輸入緩沖器和交叉控制塊/模塊204。經調節的時鐘信號INNX和INPX接著被輸出到延遲線和/或電連接到延遲線的延遲元件。

輸入緩沖器和交叉控制塊204可以以任何合適的方式調節接收到的互補時鐘信號INN和INP。例如，所描繪的輸入緩沖器和交叉控制塊204至少部分基于從電連接到每條延遲線的最前的兩個塊(例如FBCLK0、NFBCLK1、FBCLK1和NFBCLK0)接收的反饋來調節時鐘信號INN和INP。在其它實現中，除了和/或替代上述塊的一個或多個，其它塊(例如，延遲線中的延遲元件，諸如塊S2-S9和/或NS2-NS9的一個或多個)可被利用來反饋。這些反饋信號(例如，FBCLK0、NFBCLK0、FBCLK1和NFBCLK1)在交叉控制塊中被濾波并轉換成DC電壓，使得僅保留用于影響交叉控制(例如，FBCLK0和NFBCLK0的交叉點以及FBCLK1和NFBCLK1的交叉點)的信息，如以下結合圖6和9更詳細描述的。輸入緩沖器和交叉控制塊204調節反饋信號FBCLK0和NFBCLK0的交叉誤差，使得其基本上等于反饋信號FBCLK1和NFBCLK1的交叉誤差，并且在此實施例中這進而導致經調節的時鐘信號INNX和INPX的交叉誤差基本上等于零。

延遲線202a和202b的輸出的進一步控制由相位檢測器和電荷泵塊206a和206b提供，其至少部分基于所測量的沿著延遲線的一個或多個位置處輸出的一個或多個輸出時鐘信號的上升和下降邊緣來控制延遲線。相位檢測器和電荷泵塊從延遲線早期(例如，NS2和S2)以及延遲線晚期(例如，S7和NS7)兩者的延遲元件接收信號。

在所描繪的示例中，相位檢測器和電荷泵206a測量信號TCLK0(終端時鐘0，從延遲元件S7輸出)和CLK0(時鐘0，從延遲元件NS2輸出)的相對相位，并在主控制信號MAIN CTRL上設置與這個相對相位成比例的電壓。負反饋允許延遲鎖定環鎖定使得TCLK0和CLK0信號對齊并具有基本相等的相位。類似地，相位檢測器和電荷泵206b測量信號TCKL5和CLK5的相對相位，并在輔控制信號AUX CTRL上設置與這個相對相位成比例的電壓。負反饋允許延遲鎖定環鎖定使得TCLK5和CLK5信號對齊并具有基本相等的相位。以此方式，多相位時鐘生成器200維持上升和下降邊緣兩者的相位精確性。

如以下結合圖6更詳細描述的，主控制和輔控制信號被提供到每個延遲元件以控制延遲元件中的晶體管的柵極的相應子集。在某些示例中，主控制可被連接到比輔控制更多的晶體管。在其它示例中，主控制可被連接到延遲元件中和輔控制相同數量的晶體管，或更少數量的晶體管。

延遲線202a和202b被配置使得延遲線202a中的時鐘信號和延遲線202b中對應的時鐘信號的相對相位基本上類似。相位檢測器和電荷泵206a和206b因此被利用來檢測并充分糾正TCKL0和CLK0，以及TCLK5和CLK5的相對相位中的誤差。

在某些示例中，延遲線202a和延遲線202b中的互補延遲元件可被交叉耦合，如以下相對于圖3進一步詳細描述的。在這樣的示例中，主控制信號和輔控制信號可分別被連接到延遲線202a和延遲線202b，而不是將主控制信號連接到這兩條延遲線并將輔控制信號連接到這兩條延遲線。在其它示例中，主控制和輔控制信號的每一個可被提供給延遲線202a和延遲線202b兩者，不管互補延遲元件是否交叉耦合。盡管示為兩個塊，要理解在某些示例中相位檢測器和電荷泵塊206a和206b可被實現為單個電路。

圖3示出了圖2的多相位時鐘生成器200的延遲元件S0-9和NS0-9的示例示意圖300。框302a表示具有圖2的偶數NS標簽(例如，NS0、NS2、NS4、NS6和NS8)的延遲元件，而框302b表示具有偶數S標簽(例如，S0、S2、S4、S6和S8)的延遲元件。此外，框302c表示具有奇數S標簽(例如，S1、S3、S5、S7和S9)的延遲元件，而框302d表示具有奇數NS標簽(例如，NS1、NS3、NS5、NS7和NS9)的延遲元件。如圖2所示，每個延遲元件從輸入緩沖器和交叉控制塊204(例如，如針對NS0和S0所示)或從緊前一個延遲元件接收輸入。因此，反映在NIN輸入端口的每個偶數延遲元件的輸入與OUT輸出端口處的對應輸出相關聯(例如，INPX是針對輸出NS0的延遲元件的輸入，S1是針對輸出NS2的延遲元件的輸入，等等)。

如上面所描述的，在某些示例中，每個延遲元件可接收主控制信號和輔控制信號的輸入。MAINP(或CTRLP0)控制輸出上升延遲，而MAINN(或CTRLN0)控制輸出下降延遲。類似地，AUXP(或CTRLP5)控制輸出上升延遲，而AUXN(或CTRLN5)控制輸出下降延遲。

如進一步示出的，來自延遲線202a的每個偶數延遲元件的輸出經由每個延遲元件上的XNIN輸入來被耦合到來自延遲線202b的每個偶數延遲元件的輸出。類似地，來自延遲線202a的每個奇數延遲元件的輸出經由每個延遲元件上的對應的XNIN輸入來被耦合到來自延遲線202b的每個奇數延遲元件的輸出。這提供了兩條延遲線的交叉耦合，如以上結合圖2提及的。

圖4示出了連接到圖2的每個延遲元件的時鐘輸出的反相器的示例示意圖400。反相器IN_LV1表示連接到NS0和NS1的反相器，其分別輸出NS0和NS1的FBCLK0和FBCLK1。類似標志指定其它反相器的位置。例如，反相器INV_LV2對應于連接到S2-S6和NS2-NS6的各反相器，其輸出用于控制數據采樣器的時鐘信號CLK0-CLK9。

圖5和6示出圖2的相位檢測器和電荷泵206a/206b(圖5中的PDQP電路500)和圖2的輸入緩沖器和交叉控制塊204(圖6中的XOVER CONTROL(交叉控制)電路602和XOVER(交叉)電路604a和604b)的示例示意圖。PDQP500接收來自TCLK0、CLK0、TCLK5和CLK5的輸入(如以上結合圖2描述的)并輸出分別用做主控制信號和輔控制信號的控制信號CTRLP0、CTRLN0、CTRLP5和CTRLN5。

圖6的交叉控制電路602接收反饋時鐘和互補反饋時鐘(例如，FBCLK0、FBCLK1、NFBCLK0和NFBCLK1)并輸出指示反饋時鐘的相對交叉點的交叉(XOVER)輸出信號以控制交叉電路604a和604b。交叉電路將相應互補傳輸的時鐘輸入信號作為輸入接收(例如，交叉604a接收圖2中示出的INN信號，同時交叉604b接收圖2中示出的互補INP信號)，并基于從PDQP(例如CTRLP0/MAINP和CTRLN0/MAINN)和交叉控制(例如XOVER)接收的控制信號輸出經調節的時鐘信號INNX或INPX。如所示的，每個交叉電路的輸出通過XNIN輸入被耦合到其它交叉電路，以提供延遲線之間的交叉耦合。

圖7示出了諸如圖2和3的那些用于電壓受控延遲元件700的示例電路圖。例如，延遲元件700可對應于圖3的任何延遲元件302a-302d。NIN表示圖2的輸入緩沖器和交叉控制塊204的輸出，且XNIN提供來自另一條延遲線的延遲元件的交叉耦合。圖7所示的示意圖是電流匱乏(current－starved)反相器的示例。在某些示例中，連接到XNIN的晶體管可比其它晶體管更弱。

如所示，相比于具有耦合到輔控制輸入的柵極的兩個晶體管(MP11和MN11)，四個晶體管(MP2、MP13、MN2和MN13)具有耦合到主控輸入(例如，MAINP或MAINN)的柵極。因此，在此示例中，主控制輸入提供約三分之二的控制，而輔控制輸入提供約三分之一的控制。可以理解，任何合適的主控制對輔控制比可被使用，而不背離本公開的范圍。

圖8示出了諸如圖6的交叉電路604a/604b的交叉電路800的示例電路圖。類似圖7所示的延遲元件，交叉電路與電流饑餓反相器類似地執行。MAINP控制輸出上升延遲，NAINN控制輸出下降延遲，(例如，去往晶體管MP3的)XOVER輸入以互補方式控制兩個延遲。

圖9示出了圖6的交叉控制電路602的示例電路圖。如所示，左下角的四個晶體管(例如，MFET MN1-4)類似于XOR柵極操作。圖的左下角的八個MFET(例如，MFET MN1-4以及MN7和MN10-12)被利用來測量反饋時鐘的交叉點(例如，以確定是否時鐘交叉高(crossover high)/交叉低(crossover low))。如果FBCLK0和NFBCLK0交叉高，則FBCLK1和NFBCLK1將交叉低。這個控制環調節交叉點，直至FBCLK0和NFBCLK0與FBCLK1和NFBCLK1的交叉點基本上相同。左邊的四個MFET是FBCLK/NFBCLK1，而右邊的四個MFET(MN7和MN10-12)是FBCLK/NFBCLK0。當每組反饋時鐘的交叉點基本上相等時，四個對應晶體管(例如FBCLK1/NFBCLK1的MN1-4和FBCLK0/NFBCLK0的MN7/MN10-12)的聚集的下拉電流基本上等于另四個晶體管的聚集的下拉電流。當聚集的下拉電流基本上相等時，在FBMX處的電壓是穩定狀態(例如，在穩定操作點，不上升或下降)。FBMX被耦合到柵極TXG_LV1并通過圖9中TXG_LV1的右側的各組件提供的(具有反饋補償的)反相放大器被放大，導致經反相并經放大的FBMX作為XOVER輸出信號被輸出。以此方式，交叉控制模塊隨第一信號交叉點從第二信號交叉點偏離而改變電壓輸出，并在第一信號交叉點基本上等于第二信號交叉點時提供穩定狀態電壓輸出。

參見圖8，在示例場景中，當XOVER是高電壓時，MN3更強而MP3更弱。在此情況中，輸入緩沖器和交叉控制塊的輸出OUT比其上升而言下降更快。因此，向延遲元件NS0和S0提供的信號交叉低，而來自NS0和S0的輸出(圖2的FBCLK0和NFBCLK0)交叉高。由于NS0和S0的輸出被反相以形成FBCLK0和NFBCLK0，因此這些信號的交叉點低。如果FBCLK0和NFBCLK0的交叉點低，則低的下拉電流存在于FBMX上，致使FBMX拉上去，走高。由于圖9中所示的反相放大器，FBMX將被反相并作為XOVER在低電壓輸出。因此，這個反饋允許對高的XOVER輸出的響應以拉低XOVER輸出。

圖10示出圖5的相位檢測和電流泵電路PDQP 500的示例電路圖。PDQP包括RXPD電路1002a和1002b，其包括更詳細地在圖11示出的相位檢測器。RXPD電路將TCLK和CLK信號的相對邊緣定位進行比較(例如，RXPD 1002a比較TCLK0和CLK0，而RXPD1002b比較TCLK5和CLK5)并輸出電壓以用作延遲信號。如果相應終端時鐘(例如，TCLK0/TCLK5)走在時鐘信號(例如，CLK0/CLK5)之前則輸出電壓高，而如果相應終端時鐘走在時鐘信號之后則輸出電壓低。在RXPD電路之上示出的相位檢測電荷泵取決于延遲信號為高還是低來生成輸出電流。例如，延遲信號可被輸入到開關MP28和MN29，開關MP28和MN29取決于延遲是高還是低來啟動開或關。開關分別選擇性短路MP30/MN27的源，其被偏置，使得當源接地時，晶體管將少量電流傳導到CTRLP0節點上或傳導離開CTRLP0節點。此外，濾波器電容器(MCAP1)可被提供在電荷泵的輸出上。基于示例電路是被用于圖2的相位檢測和電荷泵塊206a還是圖2的相位檢測和電荷泵塊206b(例如，用于主或輔控制路徑/塊)，CTRLP0可去往MAINN或AUXP。

由MP5/MN1形成的電流鏡像被用于生成CTRLN0。取決于其中電路被使用的塊，CTRLN0被提供給MAINN或AUXN。CTRLP5和CTRLN5的生成類似于CTRLP0和CTRLN0來執行，其中CTRLP5和CTRLN5提供輔控制信號而CTRLP0/CTRLN0提供主控制信號。

圖11示出了相位檢測器RXPD1100的示例電路圖。相位檢測器RXPD1100被用于圖10的RXPD電路1002a或1002b中，以生成指示相關聯的TCLK/CLK信號的邊緣是早還是晚的邏輯信號。

另一示例提供包括具有多個延遲元件的延遲線和控制電路的設備，該延遲線被配置來接收輸入時鐘信號并將具有相比于輸入時鐘信號的相位而言不同相位的多個輸出時鐘信號輸出到采樣器電路，該控制電路被配置來至少部分基于在沿著延遲線的一個或多個位置處輸出的一個或多個輸出時鐘信號的上升邊緣和下降邊緣來控制該延遲線。在這樣的示例中，延遲線可以是第一延遲線，多個延遲元件可以是第一多個延遲元件，且多個輸出時鐘信號可以是第一多個輸出時鐘信號，并且多相位時鐘生成器可附加地或替代地包括具有第二多個延遲元件的第二延遲線，該第二延遲線被配置來接收輸入時鐘信號的互補信號并輸出第二多個輸出時鐘信號。在這樣的示例中，第一延遲線和第二延遲線可附加地或替代地被安排在電并聯的路徑中并可包括延遲元件的互補對。在這樣的示例中，延遲元件的每個互補對可附加地或替代地包括通信地相互耦合的兩個電并聯延遲元件。在這樣的示例中，設備可附加地或替換地包括通信地耦合到延遲線的交叉控制模塊，該交叉控制模塊被配置來從時鐘信號源接收時鐘信號，從多個延遲元件的第一延遲元件和第二延遲元件接收輸出信號，第二延遲元件與第一延遲元件互補，利用來自第一延遲元件和第二延遲元件的輸出信號的信號交叉點來確定互補時鐘輸入信號中的交叉誤差，并使用該交叉誤差生成延遲線的輸入時鐘信號。在這樣的示例中，信號交叉點可以是第一信號交叉點，且交叉控制模塊可附加地或替代地被配置來將第二信號交叉點用于從多個延遲元件的第三延遲元件和第四延遲元件接收的輸出信號，第四延遲元件與第三延遲元件互補。在這樣的示例中，交叉控制模塊可附加地或替代地被配置來在第一信號交叉點不同于第二信號交叉點時改變控制信號電壓，并在第一信號交叉點基本上等于第二信號交叉點時提供穩定狀態控制信號電壓。在這樣的示例中，控制電路可附加地或替代地被配置來至少部分基于延遲線輸出時鐘信號的上升和下降邊緣來控制延遲線。在這樣的示例中，設備可附加地或替代地被配置來向采樣器電路提供多個輸出時鐘信號。以上描述的示例中的任何一個或全部可按任何合適的方式被組合在各實現中。

另一示例提供包括具有多個延遲元件的延遲線以及電耦合到多個延遲元件的模塊的設備，所述設備配置用于從時鐘信號源接收互補時鐘輸入信號，分別從多個延遲元件的第一延遲元件和第二延遲元件接收第一輸出信號和第二輸出信號，利用第一輸出信號和第二輸出信號的信號交叉點來確定互補時鐘輸入信號中的交叉誤差，并使用交叉誤差將經調節的互補時鐘輸入信號輸出到延遲線。在這樣的示例中，延遲線可以是第一延遲線，多個延遲元件可以是第一多個延遲元件，且多個輸出時鐘信號可以是第一多個輸出時鐘信號，并且多相位時鐘生成器可附加地或替代地包括具有第二多個延遲元件的第二延遲線，該第二延遲線被配置來接收輸入時鐘信號的互補信號并輸出第二多個輸出時鐘信號。在這樣的示例中，第一延遲線和第二延遲線可附加地或替代地被安排在電并聯的路徑中并包括延遲元件的互補對。在這樣的示例中，延遲元件的互補對附加地或替代地可相互電耦合。在這樣的示例中，控制電路替代地或附加地可被配置來至少部分基于在沿著第一延遲線和第二延遲線的一個或多個位置處輸出的一個或多個輸出時鐘信號的上升和下降邊緣來控制第一延遲線和第二延遲線。在這樣的示例中，控制電路可替代地或附加地被配置來輸出每個延遲元件中的電組件的第一子集的第一控制信號以及每個延遲元件中的電組件的第二子集的第二控制信號。在這樣的示例中，第一控制信號可替代地或附加地相比于第二控制信號被提供給每個延遲元件中更大數量的電組件。在這樣的示例中，沿著第一延遲線和第二延遲線的一個或多個位置可替代地或附加地包括安排在沿著第一延遲線和第二延遲線的不同位置處的電并聯延遲元件的一個或多個對。在這樣的示例中，信號交叉點可以是第一信號交叉點，并且交叉控制模塊可替代地或附加地被配置來將第二信號交叉點用于從多個延遲元件的第三延遲元件和第四延遲元件接收到的輸出信號。在這樣的示例中，交叉控制模塊可替代地或附加地被配置來在第一信號交叉點不同于第二信號交叉點時生成額外電流來改變控制信號電壓，并在第一信號交叉點基本上等于第二信號交叉點時提供穩定狀態控制信號電壓。以上描述的示例中的任何一個或全部可按任何合適的方式被組合在各實現中。

另一示例提供包括電并聯的第一和第二延遲線、輸入緩沖器和交叉控制模塊、以及控制電路的多相位時鐘生成器，所述第一和第二延遲線具有多個互補延遲元件，所述輸入緩沖器和交叉控制模塊配置用于從時鐘信號源接收第一源時鐘輸入信號和第二源時鐘輸入信號、從電并聯的第一和第二延遲線接收反饋信號、并通過至少部分基于從電并聯的第一和第二延遲線接收的反饋信號確定第一源時鐘輸入信號和第二互補源輸入時鐘信號中的交叉誤差來向電并聯的第一和第二延遲線輸出互補時鐘輸入信號，所述控制電路配置來至少部分基于在沿著電并聯的第一和第二延遲線的一個或多個位置處輸出的一個或多個輸出時鐘信號的上升和下降邊緣來控制延遲線。以上描述的元件中的任何一個或全部可按任何合適的方式被組合在各實現中。

以上描述的各示例可結合采樣器電路來使用以幫助使得采樣器能夠被定時，使得相對相位基本上跨360度均等分布，如上面描述的示例多相位時鐘生成器可提供具有相對于其它時鐘生成器(例如，使用PLL的時鐘生成器)而言增加的相位精確度和下降的抖動、插入延遲和交叉誤差的輸出信號。

將會理解，本文描述的配置和/或方式本質是示例性的，這些具體實施例或本文示例不應被視為限制性的，因為許多變體是可能的。本文描述的具體例程或方法可以表示任何數量的處理策略中的一個或多個。如此，所示和/或所述的各種動作可以以所示和/或所述順序、以其他順序、并行地執行，或者被省略。同樣，上述過程的次序可以改變。

本公開的主題包括各種過程、系統和配置以及此處公開的其他特征、功能、動作和/或屬性、以及它們的任一和全部等價物的所有新穎且非顯而易見的組合和子組合。