自適應性調整編碼方式的方法及其數字校正電路與流程

本發明是有關于一種自適應性調整編碼方式的方法及其數字校正電路，且特別是適用于連續逼近式模擬數字轉換器(successive-approximation-register ADC，SAR ADC)的一種自適應性調整編碼方式的方法及其數字校正電路。

背景技術：

模擬數字轉換器(analog-to-digital converter，ADC)具有多種類形的架構，例如：快閃式(flash)、管路式(pipelined)或連續逼近式(SAR)等。這些架構各有各的優缺點，且通常會是依據不同的應用需求來選定使用。其中，近年來尤以消耗較低功率、較小面積及較低成本的SAR ADC最為廣泛應用。

傳統上，連續逼近式模擬數字轉換器采用的是二元搜尋算法(binary search algorithm)來得到與輸入模擬信號相匹配的數字輸出碼。在轉換過程中，根據每一次比較器的比較結果，連續逼近式模擬數字轉換器中的數字模擬轉換電路通常都需要增加或減掉一個二進制比例的電壓，并且直到最后一個所需的比較周期(cycle)完成后，輸入信號與參考電壓的差距將會小于一個最低有效位(least significant bit，LSB)。

然而，在不同的制程電壓溫度(process voltage temperature，PVT)偏移下，對于連續逼近式模擬數字轉換器的轉換時間則有可能地產生出部分的變化差異。舉例來說，當制程電壓溫度偏移造成其轉換時間縮短時，將可 能使得此連續逼近式模擬數字轉換器無法于給定的時間內，順利完成至最后一個所需的比較周期(亦即，實際所完成的比較周期的個數小于某一預期的數量)，因此將連帶地導致其輸出結果的不正確。

有鑒于此，如何改善制程電壓溫度偏移對于連續逼近式模擬數字轉換器的轉換時間所造成的異常變化，并且使得在完成不同的比較周期個數下仍可具有正確的輸出結果，確為所屬領域亟需解決的問題。

技術實現要素：

本發明實施例提供一種自適應性調整編碼方式的方法，適用于一連續逼近式模擬數字轉換器中，其中此連續逼近式模擬數字轉換器包括至少一電容數組、比較器、連續逼近式控制邏輯電路及數字校正電路，此電容數組由相互并聯的N個切換電容及M個冗余電容所組成，且此連續逼近式控制邏輯電路用以依序根據比較器的輸出結果，來相應地解析出一數字位序列。所述方法包括如下步驟。令此數字校正電路檢測出此連續逼近式控制邏輯電路對于一模擬信號所已完成的比較周期的個數，并以藉此作為一第一檢測值，且令此數字校正電路獲取得到此連續逼近式控制邏輯電路所相應解析出的數字位序列。令此數字校正電路判斷此第一檢測值是否等于(N+M)，并且若在此第一檢測值并不等于(N+M)時，則進而令數字校正電路判斷此第一檢測值是否大于等于一預設閾值。若在此第一檢測值大于等于預設閾值時，則令此數字校正電路調整一編碼法則，使得此數字校正電路用以根據經調整后的編碼法則，來產生出對應于此模擬信號的一數字輸出碼。其中N為大于1的正整數，且M為大于等于1的正整數。

本發明實施例另提供一種數字校正電路，用以提供連續逼近式模擬數字轉換器進行自適應性調整編碼方式的操作，其中此連續逼近式模擬數字轉換器包括至少一電容數組、比較器及連續逼近式控制邏輯電路，此電容數組由相互并聯的N個切換電容及M個冗余電容所組成，且此連續逼近式控制邏輯電路則用以依序根據比較器的輸出結果，來相應地解析出一數 字位序列。所述的數字校正電路包括檢測與接收單元以及判斷與處理單元。檢測與接收單元，用以檢測出此連續逼近式控制邏輯電路對于一模擬信號所已完成的比較周期的個數，并以藉此作為一第一檢測值，且獲取得到此連續逼近式控制邏輯電路所相應解析出的數字位序列。判斷與處理單元，用以判斷此第一檢測值是否等于(N+M)，并且若在此第一檢測值并不等于(N+M)時，則進而判斷此第一檢測值是否大于等于一預設閾值，若在此第一檢測值大于等于預設閾值時，則令此判斷與處理單元調整一編碼法則，使得此判斷與處理單元用以根據經調整后的該編碼法則，來產生出對應于此模擬信號的一數字輸出碼。其中N為大于1的正整數，且M為大于等于1的正整數。

綜上所述，本發明實施例所提供的自適應性調整編碼方式的方法及其數字校正電路，可根據檢測連續逼近式控制邏輯電路所已順利完成的比較周期的個數，而來動態地調整數字校正電路的編碼法則，使得數字校正電路改使用合適的編碼法則，以產生出正確的數字輸出碼。透過上述操作，在不同的制程電壓溫度偏移下，該連續逼近式模擬數字轉換器可有效地改善制程電壓溫度偏移對轉換時間所造成的異常變化，進而使得該連續逼近式模擬數字轉換器在完成不同的比較周期個數下，仍可具有正確的輸出結果。

為使能更進一步了解本發明的特征及技術內容，請參閱以下有關本發明的詳細說明與附圖，但是此等說明與所附圖式僅用來說明本發明，而非對本發明的權利范圍作任何的限制。

附圖說明

圖1是本發明實施例所提供的連續逼近式模擬數字轉換器的示意圖。

圖2是本發明實施例所提供的自適應性調整編碼方式的方法的流程示意圖。

圖3是本發明另一實施例所提供的連續逼近式模擬數字轉換器的示意圖。

圖4是本發明實施例所提供的自適應性調整編碼方式的方法中調整數字校正電路的編碼法則并以藉此產生出數字輸出碼的流程示意圖。

圖5是本發明另一實施例所提供的自適應性調整編碼方式的方法中調整數字校正電路的編碼法則并以藉此產生出數字輸出碼的流程示意圖。

圖6是本發明實施例所提供的數字校正電路的功能方塊圖。

具體實施方式

在下文中，將藉由圖式說明本發明的各種實施例來詳細描述本發明。然而，本發明概念可能以許多不同形式來體現，且不應解釋為限于本文中所闡述的示例性實施例。此外，在圖式中相同參考數字可用以表示類似的組件。

本發明實施例所提供的自適應性調整編碼方式的方法及其數字校正電路，可以適用于任何的連續逼近式模擬數字轉換器(SAR ADC)中。總而言之，本發明并不限制連續逼近式模擬數字轉換器的具體實現方式。

舉例來說，請參閱圖1，圖1是本發明實施例所提供的連續逼近式模擬數字轉換器的示意圖。連續逼近式模擬數字轉換器1包括兩組對稱的電容數組11、13、比較器15、連續逼近式控制邏輯電路17及數字校正電路19。其中，電容數組11可被切換地電性連接于一正模擬輸入電壓端Vip，而電容數組13則可被切換地電性連接于一負模擬輸入電壓端Vin。

進一步來說，每一電容數組11、13分別由相互并聯的N個切換電容C₁～C_N及M個冗余(redundant)電容C’₁～C’_M所組成。其中，冗余電容C’₁～C’_M電性連接于一接地端GND，而切換電容C₁～C_N則可被切換式地電性 連接于一參考電壓Vref或接地端GND。然而，為了達到二進制權重式(binary-weighted)的切換特性，因此各切換電容C₁～C_N的電容量乃為2的升冪次方(例如，1C、2C、4C、8C等，以此類推)排列。另外，每一冗余電容C’₁～C’_M的電容量則與具有最小電容量的切換電容C₁相等(亦即1C)。因此，實務上，電容數組11、13乃用以來完成數字模擬轉換器及取樣保持(sample and hold，S/H)的功能，其中N為大于1的正整數，且M為大于等于1的正整數。

接著，比較器15具有兩輸入端，用以分別接收電容數組11、13的輸出。連續逼近式控制邏輯電路17則用以依序根據比較器15的輸出結果，來解析出相應的數字位B₁～B_N+M，并且采用二元搜尋算法來依序控制每一電容數組11、13中的切換電容C₁～C_N的切換接點，使得電容數組11、13的輸出可逐次地逼近于相等。最后，數字校正電路19耦接于連續逼近式控制邏輯電路17，并且用以根據習知的一編碼法則，來對數字位B₁～B_N+M進行處理，以藉此產生出具有N個位的一數字輸出碼。值得一提的是，由于連續逼近式模擬數字轉換器1的技術手段為本領域中具有通常知識者所習知，因此有關于上述各組件所進行運作的細部內容于此就不再多加贅述。

總結來說，對于連續逼近式模擬數字轉換器1而言，連續逼近式控制邏輯電路17必須是在順利完成N+M個的比較周期(亦即，此連續逼近式控制邏輯電路17必須相應地解析出一數字位序列[B₁：B_N+M])之后，此連續逼近式模擬數字轉換器1才可以有效地將一模擬信號轉換成為相對正確的一數字輸出碼。然而，如同前面內容所述，由于受到PVT偏移的影響，將可能使得連續逼近式模擬數字轉換器1無法于給定的時間內，使得連續逼近式控制邏輯電路17順利完成至第N+M個比較周期，因此將進而導致其數字輸出碼的不正確。如此一來，上述困境乃決定了習知技藝的優劣特性。

因此，請參閱到圖2，圖2是本發明實施例所提供的自適應性調整編碼方式的方法的流程示意圖。值得一提的是，圖2的方法可執行于圖1的連續逼近式模擬數字轉換器1中，故請一并參閱圖1以利理解，但本發明并不以此為限制。

首先，在步驟S201中，令數字校正電路19檢測出連續逼近式控制邏輯電路17對于一模擬信號所已完成的比較周期的個數，并以藉此作為第一檢測值K，且令數字校正電路19獲取得到連續逼近式控制邏輯電路17所相應解析出的數字位序列。其次，在步驟S203中，令數字校正電路19判斷此第一檢測值K是否等于(N+M)。

接著，在步驟S205中，若在此第一檢測值K并不等于(N+M)時，則進而令數字校正電路19判斷此第一檢測值K是否大于等于一預設閾值。最后，在步驟S207中，若在此第一檢測值K大于等于預設閾值時，則令數字校正電路19調整編碼法則，使得數字校正電路19用以根據所經調整后的編碼法則，來產生出對應于此模擬信號的數字輸出碼。

詳言之，由于連續逼近式控制邏輯電路17本身即具有計數上述比較周期的功能，故在步驟S201中，本發明的方法可令數字校正電路19透過檢測出連續逼近式控制邏輯電路17中的計數值，而來獲知得到此連續逼近式控制邏輯電路17對于一模擬信號所已完成的比較周期的個數。然而，上述采用的實施方式在此僅是用以舉例，其并非用以限制本發明，本技術領域中具有通常知識者可依據實際需求或應用來進行設計。

接著，根據以上內容的教示，并且透過現有的已知信息，本技術領域中具有通常知識者應可理解到，藉由上述所獲知到的比較周期的個數(亦即，第一檢測值K)，將可推論出此連續逼近式控制邏輯電路17所實際解析出的數字位的數量。舉例來說，假設當在第一檢測值K為6的情況下，因此在步驟S201中，數字校正電路19所可獲取得到來自于連續逼近式控制邏輯電路17所實際解析出的數字位將僅有B₁～B₆。

另外，如同前面內容所述，連續逼近式控制邏輯電路17必須是在順利完成N+M個的比較周期之后，此數字校正電路19才可使用習知的編碼法則，來對此數字位序列[B₁：B_N+M]進行處理，以藉此產生出正確的數字輸出碼。因此，本發明實施例的主要精神之一乃在于，藉由檢測出連續逼近式控制邏輯電路17所已完成的比較周期的個數，來使得數字校正電路19能藉此決定出是否有需要對于其內部的編碼法則進行調整，以避免因數字校正電路19使用到不適切的編碼法則，而導致產生出錯誤的數字輸出碼。

另外一方面，假設當第一檢測值K等于(N+M)的情況下，即表示此連續逼近式控制邏輯電路17則已成功地順利完成了N+M個的比較周期，因此數字校正電路19將可直接地藉由習知的編碼法則來對數字位序列[B₁：B_N+M]進行處理，以產生出正確的數字輸出碼。換句話說，數字校正電路19將可藉此決定出不需要對于其內部的習知編碼法則進行調整。因此，復請參閱圖2，若在第一檢測值K等于(N+M)時，本發明的方法可執行于步驟S209中，則令數字校正電路19不調整編碼法則，使得數字校正電路19用以根據未經調整后的編碼法則，來產生出對應于此模擬信號的數字輸出碼。

另外，若以更廣義且長遠的角度來看，假設當在第一檢測值K小于某一預設閾值(例如，N)的情況下，即表示此連續逼近式控制邏輯電路17所能夠順利完成的比較周期的個數非常地少量，因此即便數字校正電路19不論是否對于其內部的習知編碼法則進行調整，此連續逼近式模擬數字轉換器1都將有可能無法成功地產生出正確的數字輸出碼。因此，對于上述嚴重錯誤情況的發生，本發明實施例所提供的方法將不作深入地研究或探討。因此，若在第一檢測值K小于預設閾值時，本發明的方法可同樣地執行于步驟S209中，但并不以此為限制。總而言之，本發明并不限制當第一檢測值K小于某一預設閾值時的詳細實現方式，本技術領域中具有通常 知識者可依據實際需求或應用來進行設計。另外，針對于上述預設閾值的界定，以下內容中將會有更詳細說明。

最后，根據以上內容的教示，本技術領域中具有通常知識者應可理解到，本發明實施例的主要精神之一亦乃在于，藉由檢測出連續逼近式控制邏輯電路17所已順利完成的比較周期的個數，而來動態地調整數字校正電路19的編碼法則，使得數字校正電路19改使用到適切的編碼法則，以產生出正確的數字輸出碼，如此一來，進而使得此連續逼近式模擬數字轉換器1的輸出結果亦能夠同樣維持在理想狀態下(亦即，順利完成N+M個比較周期)的正確輸出結果。

以下將使用另一例子來更進一步說明本發明實施例所提供的自適應性調整編碼方式的方法中，如何調整數字校正電路的編碼法則，并以藉此產生出正確的數字輸出碼。請參閱圖3，圖3是本發明另一實施例所提供的連續逼近式模擬數字轉換器的示意圖。其中，圖3中部分與圖1相同的組件以相同的圖號標示，因此在此不再詳述其細節。相較于圖1的連續逼近式模擬數字轉換器1，圖3中的連續逼近式模擬數字轉換器1’的兩電容數組11’、13’分別由相互并聯的4個切換電容C₁～C₄及2個冗余電容C’₁～C’₂所構成。換言之，上述參數N即為4，而參數M則為2。

因此，根據以上內容的教示，本技術領域中具有通常知識者應可理解到，對于連續逼近式模擬數字轉換器1’而言，連續逼近式控制邏輯電路17必須是在順利完成6個的比較周期的后，此數字校正電路19才可經由習知的編碼法則，來對數字位序列[B₁：B₆]進行處理，以產生出正確的4個位的數字輸出碼。然而，由于受到PVT偏移的影響，當連續逼近式控制邏輯電路17只能夠順利完成5個的比較周期時，也就是說，圖3中的連續逼近式控制邏輯電路17將無法有效地實際解析出第六個數字位B₆(換言之，數字校正電路19所能夠實際獲取得到的數字位將僅為B₁～B₅)。因此，當圖3中的數字校正電路19仍是采用習知的編碼法則來對數 字位序列[B₁：B₆]進行處理時，勢必將會造成數字校正電路19產生出為錯誤的4個位的數字輸出碼。

舉例來說，藉由習知技藝可知，上述所謂采用習知的編碼法則來對數字位序列[B₁：B₆]進行處理，便是采用關聯于6個(亦即，(N+M))的比較周期的二進制權重比例(例如，將第六個數字位B₆的權重設定為1，而第五個數字位B₅的權重設定為2，以此類推)，來對數字位序列[B₁：B₆]進行編碼及整合。然而，由于數字位序列[B₁：B₆]中的第六個數字位B₆并無法實際解析出(換言之，第六個數字位B₆可能并不存在)，因此數字校正電路19原先所應產生出為[1,2,3,4]的數字輸出碼，將有可能地被錯誤地產生出為[0,2,2,4]的數字輸出碼。值得一提的是，上述使用二進制權重比例來對數字位序列進行編碼及整合的技術手段為本領域中具有通常知識者所習知，因此有關于其細部內容于此就不再多加贅述。

然而，復請參閱圖3，由于電容數組11’、13’中的最后兩冗余電容C’₁～C’₂的電容量皆僅為1C，因此透過上述已知信息，本技術領域中具有通常知識者應可理解到，當圖3中的連續逼近式控制邏輯電路17僅只是順利完成有5個的比較周期時，其所代表的意義亦乃在于，此連續逼近式控制邏輯電路17只是少執行了最后一次的電容量1C的切換。因此，本發明實施例的方法，將可控制圖3中的數字校正電路19改采用關聯于5個的比較周期的二進制權重比例(例如，將第六個數字位B₆的權重設定為0，而第五個數字位B₅的權重設定為1，以此類推)，來對數字位序列[B₁：B₆]進行編碼與整合，以先產生出具有N個元素的第一編碼序列[0,1,2,3]，并且再將此第一編碼序列[0,1,2,3]中的每一元素的值分別補加上個1(亦即，補償掉最后一次的電容量1C的切換)，以作為對應于此模擬信號的數字輸出碼。如此一來，此舉便可以使得數字校正電路19產生出為[1,2,3,4]的數字輸出碼，以藉此維持在理想狀態下(亦即，順利完成6個比較周期)的正確數字輸出碼。

同理可知，若當圖3中的連續逼近式控制邏輯電路17改為只順利完成4個的比較周期(亦即，第五個數字位B₅與第六個數字位B₆皆無法實際解析出)時，本發明實施例的方法將控制圖3中的數字校正電路19改采用關聯于4個的比較周期的二進制權重比例(例如，將第六個數字位B₆與第五個數字位B₅的權重設定為0，而第四個數字位B₄的權重設定為1，以此類推)，來對數字位序列[B₁：B₆]進行編碼與整合，以先產生出具有N個元素的第一編碼序列，并且再將此第一編碼序列中的每一元素的值分別補加上個2(亦即，補償掉最后二次的電容量1C的切換)，以藉此產生出同樣為[1,2,3,4]的正確數字輸出碼。

因此，根據以上內容的教示，本技術領域中具有通常知識者應可理解到，本發明實施例的方法可先根據所獲知到的已完成的比較周期的個數(亦即，第一檢測值K)來決定是否對于各數字位所相應的二進制權重進行調整，并且以藉此進行編碼與整合，來產生出一第一編碼序列。接著，對于上述第一編碼序列則直接地進行關聯于未完成的比較周期的補償，以藉此產生出正確的數字輸出碼。如此一來，使得連續逼近式模擬數字轉換器在完成各種不同比較周期的個數的情況下，皆可維持住其輸出結果的正確性。

基于上述說明，本發明進一步地提供其步驟S207中的一種實施方式。請參閱圖4，圖4是本發明實施例所提供的自適應性調整編碼方式的方法中調整數字校正電路的編碼法則并以藉此產生出數字輸出碼的流程示意圖。其中，圖4中部分與圖2相同的流程步驟以相同的圖號標示，因此在此不再詳述其細節。

請同時參閱圖1、圖2與圖4，步驟S207中更包括有步驟S401～步驟S405。首先，在步驟S401中，令數字校正電路19取得到(N+M)與第一檢測值K之間的一差值。接著，在步驟S403中，令數字校正電路19采用關聯于第一檢測值K的二進制權重比例，來對數字位序列進行編碼與整合，以產生出具有N個元素的第一編碼序列。最后，在步驟S405中，令 數字校正電路19將第一編碼序列中的每一元素的值分別地補加上此差值，以藉此產生出對應于模擬信號的數字輸出碼。值得一提的是，在步驟S401中，對于所取得到的此差值，將可視其亦作為是此連續逼近式控制邏輯電路17對于此模擬信號所未完成的比較周期的個數R。

另外一方面，如圖1所示，由于每一冗余電容C’₁～C’_M的電容量皆固定為1C的特性，因此對于未完成的比較周期而言，其必需是在發生為此連續逼近式控制邏輯電路17只是少執行了最后R次的電容量1C的切換的情況下，步驟S405才可令數字校正電路19將第一編碼序列中的每一元素的值分別地補加上此差值(亦即，相應地補償掉最后R次的電容量1C的切換)。換言之，R為介于1至M的任一正整數。因此，步驟S205中的所述預設閾值為大于等于N(亦即，切換電容C₁～C_N的數量)且小于(N+M)的正整數。

值得一提的是，實務上，本發明實施例的方法可直接地將此預設閾值設定為N，以有效提升自適應性調整的應用范圍，但本發明并不以此為限制。進一步來說，若以圖3的連續逼近式模擬數字轉換器1’為例，當在此預設閾值設定為4(亦即，切換電容C₁～C₄的數量)的情況下，只要連續逼近式控制邏輯電路17能夠順利完成至4或5個的比較周期時，數字校正電路19皆能利用圖4的步驟S401～步驟S405來使得此連續逼近式模擬數字轉換器1’的輸出結果，同樣有效地維持在理想狀態下(亦即，順利完成6個比較周期)的正確輸出結果。

除此之外，以下將再使用另一例子來說明，本發明如何調整數字校正電路的編碼法則，并以藉此產生出正確的數字輸出碼。請參閱圖5，圖5是本發明另一實施例所提供的自適應性調整編碼方式的方法中調整數字校正電路的編碼法則并以藉此產生出數字輸出碼的流程示意圖。其中圖5中部分與圖2相同的流程步驟以相同的圖號標示，故于此不再多加詳述其細節。

請同時參閱圖1、圖2與圖5，藉由前面內容可知，當在連續逼近式控制邏輯電路17僅順利完成(N+M-1)個的比較周期時，其所代表的意義乃在于，此連續逼近式控制邏輯電路17將只是少執行了最后一次的電容量1C的切換。因此，相較于圖4的步驟，在步驟S501中，若在此第一檢測值K大于等于預設閾值時，本發明的方法更可令數字校正電路19進一步判斷此第一檢測值K是否等于(N+M-1)。接著，在步驟S503中，若在此第一檢測值K等于(N+M-1)時，則令數字校正電路19將數字位序列中的第(N+M)個位，更新設為數字位序列中的第(N+M-1)個位的反向。最后，在步驟S505中，令數字校正電路采用關聯于(N+M)個的比較周期的二進制權重比例，來對更新后的數字位序列進行編碼與整合，以藉此產生出對應于此模擬信號的數字輸出碼。

舉例來說，若仍以圖3中的連續逼近式模擬數字轉換器1’為例作說明，當連續逼近式控制邏輯電路17只能夠順利完成5(亦即，(N+M-1))個的比較周期時，本發明實施例的方法，亦可將數字位序列[B₁：B₆]中的第六個數字位B₆，改更新設為第五個數字位B₅的反向，并且直接采用關聯于6個的比較周期的二進制權重比例，來對更新后的數字位序列[B₁：B₆]進行編碼與整合。如此一來，此舉將亦可同樣地產生出為[1,2,3,4]的正確數字輸出碼。值得一提的是，上述只是本發明實施方式的另一舉例，其并非用以限制本發明。

另外一方面，為了更進一步說明關于自適應性調整編碼方式的方法的運作流程，本發明進一步提供其數字校正電路的一種實施方式。請參閱圖6，圖6是本發明實施例所提供的數字校正電路的功能方塊圖。然而，下述的數字校正電路19僅是上述方法的其中一種實現方式，其并非用以限制本發明。值得一提的是，圖6的數字校正電路19可實施于圖1的連續逼近式模擬數字轉換器1中，故請一并參閱圖1以利理解，但本發明并不以此為限制。

詳細來說，數字校正電路19包括檢測與接收單元61以及判斷與處理單元63。上述各單元可以是透過純硬件電路來實現，或者是透過硬件電路搭配固件或軟件來實現，總而言之，本發明并不限制數字校正電路19的具體實現方式。另外，檢測與接收單元61以及判斷與處理單元63可以是整合或是分開設置，且本發明亦不以此為限制。

進一步來說，檢測與接收單元61用以檢測出連續逼近式控制邏輯電路17對于一模擬信號所已完成的比較周期的個數，并以藉此作為第一檢測值K，且檢測與接收單元61用以獲取得到連續逼近式控制邏輯電路17所相應解析出的數字位序列。

判斷與處理單元63用以判斷第一檢測值K是否等于(N+M)，并且若在第一檢測值K并不等于(N+M)時，則進而判斷第一檢測值K是否大于等于一預設閾值，若在第一檢測值K大于等于預設閾值時，則令判斷與處理單元63調整編碼法則，使得判斷與處理單元63用以根據經調整后的編碼法則，來產生出對應于此模擬信號的一數字輸出碼。

值得注意的是，本例所述的判斷與處理單元63可以執圖4與圖5所示的步驟來進行調整數字校正電路的編碼法則，并以藉此產生出數字輸出碼，因此請一并參閱圖4與圖5以利理解，故于此不再多加詳述其細節。

綜上所述，本發明實施例所提供的自適應性調整編碼方式的方法及其數字校正電路，可根據檢測連續逼近式控制邏輯電路所已順利完成的比較周期的個數，而來動態地調整數字校正電路的編碼法則，使得數字校正電路改使用合適的編碼法則，以產生出正確的數字輸出碼。透過上述操作，在不同的制程電壓溫度偏移下，該連續逼近式模擬數字轉換器可有效地改善制程電壓溫度偏移對轉換時間所造成的異常變化，進而使得該連續逼近式模擬數字轉換器在完成不同的比較周期個數下，仍可具有正確的輸出結果。

以上所述僅為本發明的實施例，其并非用以局限本發明的專利范圍。

【符號說明】

1、1’：連續逼近式模擬數字轉換器

11、13、11’、13’：電容數組

15：比較器

17：連續逼近式控制邏輯電路

19：數字校正電路

Vip：正模擬輸入電壓端

Vin：負模擬輸入電壓端

C₁～C_N、C₁～C₄：切換電容

C’₁～C’_M、C’₁～C’₂：冗余電容

GND：接地端

Vref：參考電壓

B₁～B_N+M、B₁～B₆：數字位

S201～S209、S401～S405、S501～S505：流程步驟

61：檢測與接收單元

63：判斷與處理單元。