數據換序發送接收譯碼方法及裝置與流程

本發明涉及廣播與通信系統領域，更具體涉及一種數據的換序發送、數據的接收譯碼方法及裝置。

背景技術：

LDPC糾錯碼(Low Density Parity Check Code)是信息傳輸系統中信道編碼的核心部分，為滿足越來越高的性能要求，對LDPC碼提出了更高的性能要求。

以結合HINOC技術(High performance Network Over Coax)為例來進行說明，HINOC技術是一種基于有線電視同軸電纜來實現高性能雙向通信的寬帶接入技術，能夠同時向用戶提供高清、數字視頻、高速數據接入等綜合服務。HINOC協議利用已有的同軸電纜網絡，在不對已有的線路做任何改造的情況下實現用戶的高速接入，降低了實現成本，同時又能為用戶提供高速的雙向信息傳輸。目前，HINOC1.0系統研究已經結束，一套完整的標準已經制定完成并且提出，相應的芯片設計也投入到生產。為進一步提高傳輸速率，HINOC2.0作為HINOC1.0系統的升級版被提出并且進入了研發階段，該系統的設計目標在許多方面都高于現有的系統。

目前，采用LDPC碼的通信標準系統有:歐洲的第二代數字電視傳輸標準DVB_T2/C2/S2，IEEE 802.11n無線局域網標準，IEE 802.11e無線廣域網標準，中國數字電視地面廣播標準(DTMB)，美國CCSDS的近地和深空通信系統等等。但是這些標準中，其LDPC碼字以及譯碼器都不是針對HINOC2.0系統特性設計，并且也不滿足HINOC2.0系統對于高吞吐量(1Gbps)和誤碼平層(1E-12) 的要求。那么例如在HINOC2.0系統中就要求：高碼率0.9，且誤碼平層要低于1E-12；碼長為1920；信息吞吐量達到1Gbps，其中，超低的誤碼平層，超高的吞吐量對LDPC碼的糾錯性能、譯碼器的并行度、收斂性、迭代次數以及復雜度的可實現性提出了非常高的要求。

現有技術中，LDPC譯碼器主要有兩個模塊組成：存儲單元和譯碼器核。該譯碼器具體的操作流程解釋如下：前級將傳輸數據中每個比特的對數似然比LLR按順序寫入存儲單元中，譯碼器核從中按順序讀取該對數似然比，并進行譯碼。

以一個HINOC2.0系統中具體數值方案為例，為滿足HINOC2.0系統中LDPC碼長為1920，吞吐量高于1Gps的要求，將存儲部分預先設計為由80個子RAM即存儲單元組成，每個子RAM((random access memory，隨機存儲器)深度為24，位寬為10。這里的子RAM個數80，深度24，位寬10都是基于HINOC2.0系統所要求的傳輸效率確定。那么，子RAM現有的讀寫順序如圖3所示，解釋如下：當前級傳輸過來一個碼長為1920的碼塊，每個比特的對數似然比為LLR1，LLR2,…，LLR1920。信息位LLR1～LLR1728按垂直方向寫入，先寫入子RAM1的地址0單元，子RAM1的地址1單元，…，子RAM1的地址79單元，子RAM2的地址0單元，子RAM2的地址1單元，…，依此類推。校驗位LLR1729～LLR1920按水平方向寫入，子RAM73的地址0單元，子RAM74的地址0單元，…，子RAM80的地址0單元，子RAM73的地址1單元，子RAM74的地址1單元，…，依次類推。存儲單元全部寫滿后，譯碼器核開始按行從中讀取數據，直到24行全部讀完，開始譯碼。

然而，上述設計在LLR高速并行寫入時會產生問題，由于子RAM的不同 地址位無法被同時寫入，因此無法并行地將所傳輸數據所對應的對數似然比按順序寫入以子RAM組成的存儲單元中，針對該問題，已提出的一種解決方案是用寄存器來實現存儲單元，但是這將耗費大量的存儲資源，以及產生復雜的位選邏輯。因此，需一種滿足預定設計的高吞吐量、高傳輸效率，節省存儲資源的譯碼實現方案。

技術實現要素：

為了解決上述問題，本發明提供了一種數據換序發送接收譯碼方法及裝置，目的在于提供滿足預定設計的高吞吐量、高傳輸效率，節省存儲資源的譯碼實現方案。

本發明提供了一種數據換序發送接收譯碼方法，其特征在于，包括：為了使接收端并行地將傳輸數據中每個比特的對數似然比按順序存儲到預定個數的具有預定存儲量的存儲單元中，發送端對所述傳輸數據以預定換序間隔進行換序重新排列后再發送；以及接收端對經由所述存儲單元輸出的所述對數似然比進行譯碼。

進一步地，其中，所述預定換序間隔的間隔位數關聯于所述存儲單元的所述預定存儲量，所述傳輸數據采用準循環LDPC碼，所述存儲單元的所述預定存儲量關聯于該準循環LDPC碼的子塊大小，所述存儲單元的所述預定個數關聯于該準循環LDPC碼的碼長和子塊大小。

進一步地，其中，存儲單元的預定個數基于準循環LDPC碼的碼長除以子塊大小而確定。

進一步地，其中，在準循環LDPC碼的碼長被確定的前提下，存儲單元的預定個數以及定存儲量在預先設計時基于傳輸系統所要求的傳輸效率確定。

進一步地，其中，傳輸系統所要求的傳輸效率關聯于存儲單元的讀入速率、譯碼速率。

進一步地，其中，接收端并行地將所傳輸的數據中每個比特的對數似然比按順序存儲到存儲單元中，包含以下寫入方式：信息位和校驗位的位數之和與存儲單元的預定個數相對應并被定義為一個周期，逐個周期地將對數似然比依次寫入預定個數的存儲單位中。

進一步地，其中，信息位和校驗位的位數之和與存儲單元的預定個數相對應并被定義為一個周期，在從存儲單元輸出對數似然比時，立即同時分別從存儲單元中讀取一周期的對數似然比用以進行譯碼，逐個周期地完成讀取。

另外，本發明還提供了一種數據換序發送接收譯碼裝置，其特征在于，包括：換序發送單元，對數據以預定換序間隔進行換序重新排列后再發送；預定個數的具有預定存儲量的存儲單元，將接收到的數據中每個比特的對數似然比并行地按順序寫入；以及譯碼單元，按周期地同時從存儲單元中讀取對數似然比從而譯碼。

另外，本發明還提供了一種數據換序發送裝置，其特征在于，包括：換序發送單元，對數據以預定換序間隔進行換序重新排列后再發送，用于使接收端并行地將所傳輸的數據中每個比特的對數似然比按順序存儲到預定個數的具有預定存儲量的存儲單元中。

另外，本發明還提供了一種數據接收譯碼裝置，對如權利要求9的數據換序發送裝置發送出的數據進行接收譯碼，其特征在于，包括：預定個數的具有預定存儲量的存儲單元，將接收到的數據中每個比特的對數似然比并行地按順序進行寫入；以及譯碼單元，按周期地同時從存儲單元中讀取對數似然比從而譯碼。

本發明的作用和效果

根據本發明所提供的數據換序發送接收譯碼方法及裝置，能夠解決在高速傳輸時，為了使接收端并行地將所傳輸的數據中每個比特的對數似然比按順序寫入存儲單元，發送端對所述數據換序重新排列,并且這樣的換序重新排列操 作很容易，不用占用多余的資源和時間，只是輸出順序上進行調整，但是可以起到節省資源的效果。

附圖說明

圖1是本發明實施例中數據換序發送接收譯碼方法的流程圖；

圖2是本發明實施例中數據換序發送接收譯碼裝置的結構圖；

圖3是已有技術中存儲單元的寫入順序的示意圖；以及

圖4是本發明實施例中存儲單元的寫入順序的示意圖。

具體實施方式

發明人發現已有技術中，在LLR高速并行寫入時，由于子RAM的不同地址位無法被同時寫入，因此無法并行地將所傳輸數據所對應的對數似然比按順序寫入以子RAM組成的存儲單元中問題。

針對上述問題，發明人經過研究，提供了一種數據換序發送接收譯碼方法及裝置，能夠解決在高速傳輸時，為了使接收端并行地將所傳輸的數據中每個比特的對數似然比按順序寫入存儲單元，發送端對所述數據換序重新排列,并且這樣的換序重新排列操作很容易，不用占用多余的資源和時間，只是輸出順序上進行調整，但是可以起到節省資源的效果。

為了使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施方式做詳細的說明。

圖1是本發明實施例中數據換序發送接收譯碼方法的流程圖。在本實施例中，如圖1所示，數據換序發送接收譯碼方法，其特征在于，包括以下步驟：

為了使接收端并行地將傳輸數據中每個比特的對數似然比按順序存儲到預定個數的具有預定存儲量的存儲單元中，發送端對傳輸數據以預定換序間隔進行換序重新排列后再發送；以及

接收端對經由存儲單元輸出的對數似然比進行譯碼。

其中，預定換序間隔的間隔位數關聯于存儲單元的預定存儲量。

具體地，在本實施例中，傳輸數據采用準循環LDPC碼，那么，所述存儲單元的所述預定存儲量關聯于該準循環LDPC碼的子塊大小，存儲單元的所述預定個數關聯于該準循環LDPC碼的碼長和子塊大小，也就是，存儲單元的預定個數基于準循環LDPC碼的碼長除以子塊大小而確定的。

在準循環LDPC碼的碼長被確定的前提下，存儲單元的預定個數以及定存儲量在預先設計時基于傳輸系統所要求的傳輸效率確定。其中，傳輸系統所要求的傳輸效率關聯于存儲單元的讀入速率、譯碼速率。

其中，接收端并行地將所傳輸的數據中每個比特的對數似然比按順序存儲到存儲單元中，包含以下寫入方式：

信息位和校驗位的位數之和與存儲單元的預定個數相對應并被定義為一個周期，逐個周期地將對數似然比依次寫入預定個數的存儲單位中。

其中，信息位和校驗位的位數之和與存儲單元的預定個數相對應并被定義為一個周期，在從存儲單元輸出對數似然比時，立即同時分別從存儲單元中讀取一周期的對數似然比用以進行譯碼，逐個周期地完成讀取。

結合圖4，繼續利用針對圖3中的所示的傳輸數據來進行說明。為解決上述問題，步驟如下：

步驟一:發送端對傳輸數據中的對數似然比LLR以預定換序間隔進行換序重新排列后再發送。以舉例1具體說明，即發送端先將0,1,2,3，…，1919碼字按照間隔24位進行換序，在此利用數字0～1919來表示1920個碼字用于對順序變換進行說明，那么重新排列后，碼字變成0,24,48，…,1704,1728,1729,…,1735,1,25,49,…,1705,…,23,47,71,…,1919這樣的順序。預定換序 間隔的間隔位數24位關聯于子塊大小即深度24，本實施例中將該存儲單元的預定個數確定為80個，是基于準循環LDPC碼的碼長1920除以子塊大小24而確定。

步驟二：并行地將換序后的數據按順序寫入各個存儲單元即80個RAM中，RAM1～RAM80。以舉例1具體說明，如圖3所示：按行依次寫入RAM1的地址0單元，子RAM2的地址0單元，…，RAM80的地址0單元，子RAM1的地址1單元，RAM2的地址1單元，….，子RAM80的地址1單元，…，子RAM80的地址23單元。

步驟三：當存儲單元被寫滿后，譯碼器核立即開始從中按行依次讀取數據。以舉例1具體說明，即依次讀出每行80個LLR，共24行可全部讀完。

其中，80個LLR所對應的碼字中，信息位72和校驗位8的位數之和80位與存儲單元的預定個數80個相對應并被定義為一個周期，在從存儲單元輸出對數似然比時，立即同時分別從存儲單元中讀取一周期的對數似然比用以進行譯碼，逐個周期地完成讀取，從而每組72位信息位和相匹配的8位校驗位作為一個周期能夠一并被讀出。

通過這個方法，可以解決在高速傳輸時，使接收端并行地將所傳輸的數據中每個比特的對數似然比按順序寫入存儲單元的問題。發送端對所述數據換序重新排列的操作很容易進行，不用占用多余的資源和時間，只是輸出順序上進行調整，但是可以起到節省資源存儲資源的效果。

另外，本發明還提供了一種數據換序發送接收譯碼裝置，其特征在于，包括：換序發送單元，對所述數據以預定換序間隔進行換序重新排列后再發送；預定個數的具有預定存儲量的存儲單元，將接收到的所述數據中每個比特的對 數似然比并行地按順序寫入；以及譯碼單元，按周期地同時從所述存儲單元中讀取對數似然比從而譯碼。

另外，本發明還提供了一種數據換序發送裝置，其特征在于，包括：換序發送單元，對所述數據以預定換序間隔進行換序重新排列后再發送，用于使接收端并行地將所傳輸的數據中每個比特的對數似然比按順序存儲到預定個數的具有預定存儲量的存儲單元中。

另外，本發明還提供了一種數據接收譯碼裝置，對如上述數據換序發送裝置發送出的數據進行接收譯碼，其特征在于，包括：預定個數的具有預定存儲量的存儲單元，將接收到的數據中每個比特的對數似然比并行地按順序進行寫入；以及譯碼單元，按周期地同時從所述存儲單元中讀取對數似然比從而譯碼。

本實施中所提供的數據換序發送接收譯碼裝置、數據換序發送裝置、數據接收譯碼裝置分別和上述實施例中數據換序發送接收譯碼方法或發送端的換序發送方法、接收端的接收譯碼方法相對應，那么裝置中所具有的結構和技術要素可由生成方法相應轉換形成，在此省略說明不再贅述。

本發明雖然已以較佳實施例公開如上，但其并不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和范圍內，都可以利用上述揭示的方法和技術內容對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發明技術方案的保護范圍。