本發明是有關于一種用于積體半導體電路裝置的輸出緩沖電路,且特別是有關于一種當裝置被關閉電源時避免電流回流的輸出緩沖電路。
背景技術:
輸出緩沖電路通常是實現于半導體積電路中,例如是存儲器電路與邏輯電路,以將訊號傳送與放大至另一裝置的輸入緩沖電路。此處使用的芯片也可稱為半導體集成電路。芯片可共享外部I/O總線,經由此I/O總線芯片可透過耦接至I/O總線的對應輸入及輸出緩沖電路而相互通訊。
圖1繪示傳統系統100的方塊圖,其中芯片A 102與芯片B 104共享外部I/O總線。芯片A 102與芯片B 104分別包含輸出緩沖電路106與108,及分別包含輸入緩沖電路110與112。芯片A 102的輸出緩沖電路106包含pMOS晶體管114與nMOS晶體管116。pMOS晶體管114包含拉升(Pull-Up,PU)柵極118、漏極120、源極122與阱極123。阱極123被耦接至源極122,源極122接收電壓VDD。nMOS晶體管116包含拉低(Pull-Down,PD)柵極124、漏極126及源極128。nMOS晶體管116的漏極126被耦接至pMOS晶體管114的源極120。芯片A 102的輸入緩沖電路110包含pMOS晶體管130及nMOS晶體管132。pMOS晶體管130包含柵極134、漏極136、源極138與阱極139。阱極139被耦接至源極138,源極138被耦接以接收電壓VDD。nMOS晶體管132包含柵極140、漏極142及源極148。nMOS晶體管132的漏極142被耦接至pMOS晶體管130的漏極136。
芯片B 104的輸出緩沖電路108包含pMOS晶體管150及nMOS晶體管152。pMOS晶體管包含PU柵極154、漏極156、源極158及阱極159。阱極159被耦接至源極158,源極158接收電壓VDD。nMOS晶體管152包含PD柵極160、漏極162及源極164,源極164被耦接至pMOS晶體 管150的漏極156。芯片B 104的輸入緩沖電路112包含pMOS晶體管166與nMOS晶體管168。pMOS晶體管166包含極柵170、漏極172、源極174及阱極175。阱極175被耦接至源極174,源極174接收電壓VDD。nMOS晶體管168包含柵極176、漏極178及源極180。nMOS晶體管168的漏極178被耦接至pMOS晶體管166的漏極172。
外部I/O總線182耦接芯片A 102與芯片B 104。以芯片A 102而言,外部I/O總線182被耦接至pMOS晶體管114的漏極120、nMOS晶體管116的漏極126、pMOS晶體管130的柵極134與nMOS晶體管132的柵極140。以芯片B 104而言,外部I/O總線182被耦接至pMOS晶體管150的漏極156、nMOS晶體管152的漏極162、pMOS晶體管166的柵極170與nMOS晶體管168的柵極176。通過耦接外部I/O總線182于芯片A 102與芯片B 104之間,來自芯片A 102的數據訊號可傳送至芯片B 104。更詳細地,芯片A 102的輸出緩沖電路106經由I/O總線182傳送數據訊號至芯片B 104的輸入緩沖電路112。相仿地,數據訊號可從芯片B 104傳送至芯片A 102。
技術實現要素:
根據本發明的第一方面,提出一種輸出電路,包括:一輸出開關,包含一柵極、一漏極及一阱極,該輸出開關的該漏極耦接至一外部I/O總線;一阱控制電路,具有一阱極耦接至該輸出開關的該阱極,以維持該輸出開關的一阱電壓不低于一第一電壓及一第二電壓的較大者;及一柵控制電路,耦接至該輸出開關的該柵極及該漏極,并耦接至該外部I/O總線,該柵控制電路被操作以截止該輸出開關,以避免在以下情況時有電流從外部I/O總線流過該輸出開關:該輸出電路的一操作電壓不被施加至該輸出開關;及來自一外部裝置的一總線電壓是出現在該外部I/O總線上。
根據本發明的第二方面,提出一種輸出電路,包括:一輸出開關,于啟動時操作以供應一數據訊號至一外部I/O總線,該輸出開關包含一柵極、一漏極及一阱極;一阱控制電路,具有一阱極耦接至該輸出開關的該阱極,以維持該輸出開關的一阱電壓不低于一第一電壓及一第二電壓的較大者,其中該第一電壓是該輸出電路的一操作電壓減去D1;該第二電壓是該外 部I/O總線的總線電壓減去D2;及D1及D2各為正數值或零;一輸入開關,耦接至該輸出開關的該柵極;一柵極控制電路,耦接至該輸出開關的該柵極及該漏極、該外部I/O總線及該輸入開關;一偏壓產生器,耦接至該輸入開關的一柵極,以維持一偏壓大于該輸出電路的該操作電壓及該輸入開關的一閾值電壓之和;以及一電壓放電電路,耦接至該偏壓產生器、該阱控制電路及該輸入開關的該柵極,以在該輸出電路的該操作電壓降低時,對該偏壓產生器所產生的該偏壓進行放電。
根據本發明的第三方面,提出一種輸出電路,包括:一輸出開關,于啟動時操作以供應一數據訊號至一外部I/O總線,該輸出開關包含一柵極、一源/漏極及一阱極;一阱控制電路,具有一阱極耦接至該輸出開關的該阱極,以維持該輸出開關的一阱電壓不低于一第一電壓及一第二電壓的較大者,其中該第一電壓是該輸出電路的一操作電壓減去D1;該第二電壓是該外部I/O總線的總線電壓減去D2;及D1及D2各為正數值或零;一輸入開關,耦接于該輸出開關的該源/漏極與該外部I/O總線之間,并操作以從該I/O總線與該輸出開關斷開(disconnect);一偏壓產生器,耦接至該輸入開關的一柵極,以維持一偏壓大于該輸出電路的該操作電壓及該輸入開關的一閾值電壓之和;以及一電壓放電電路,耦接至該偏壓產生器、該阱控制電路及該輸入開關的該柵極,以在該輸出電路的該操作電壓降低時,對該偏壓產生器所產生的該偏壓進行放電。
為了對本發明的上述及其他方面有更佳的了解,下文特舉較佳實施例,并配合所附圖式,作詳細說明如下:
附圖說明
所附圖式合并參照為說明書的一部分,并繪示依據本發明的實施例,而與說明內容共享于說明本發明的原理。
圖1繪示多個芯片共享一共同外部I/O總線的傳統系統的方塊圖。
圖2A繪示依照本發明范例性實施例的輸出緩沖電路的架構示意圖。
圖2B繪示依照本發明范例性實施例的以VIO模式實現的輸出緩沖電路的另一架構示意圖。
圖3繪示第一實施例的范例性電路圖。
圖4A-圖4C繪示依照本發明范例性實施例的阱控制元件的電路圖。
圖5A-圖5B繪示依照本發明范例性實施例的阱控制元件的另一架構示意圖。
圖6繪示依照本發明范例性實施例的架構的電路圖。
圖7繪示依照本發明范例性實施例的架構的電路圖。
【符號說明】
100:系統
102:芯片A
104:芯片B
106、108、200、300、600、700:輸出緩沖電路
110、112:輸入緩沖電路
114、130、150、166、202、302、320、322、402、439、440、602、608、620、640、702、730:pMOS晶體管
116、132、152、168、318、404、422、424、606、638、706、728:nMOS晶體管
118、124、134、140、154、160、170、176、208、308、319、324、332、406、414、426、432、442、450、614、624、630、642、648、712、720、732、738:柵極
120、126、136、142、156、162、172、178、210、310、321、326、334、408、416、428、434、444、452、616、626、632、644、650、714、722、734、740:漏極
122、128、138、148、158、164、174、180、212、312、323、328、336、410、418、430、436、446、454、618、628、634、646、652、716、724、736、742:源極
123、139、159、175、214、313、330、338、412、420、438、448、456、636、654、718、744:阱極
182、215、622、726:外部I/O總線
204、304:柵控制電路
206、306、400A、400B、400C、500A、500B、500C、604、704:阱控制電路
216:電平移位電路
225:內部電路
610、708:偏壓產生器
612、710:電壓放電電路
Vout、VDD、VIO:電壓
Data:數據訊號
具體實施方式
將參照本發明實施例作詳細說明,此些實施范例將配合圖式作說明。以下描述將參照所附圖式,圖式中相同或相仿的元件除了另予定義外,是代表相同或相仿的元件。以下范例性實施例的描述中所呈現的實作并不代表本發明所有實作,而僅代表依照所附權利要求范圍的本發明的相關方面而實現的系統與方法范例。
在范例性實施例中,提供一種輸出緩沖電路,包含輸出開關、柵控制電路及阱控制電路。輸出緩沖電路是經由輸出開關耦接至外部I/O總線。
更詳細地,在范例性實施例中,在電路操作電壓未施加至該輸出開關時,輸出緩沖電路避免電流從外部I/O總線流過該輸出開關。輸出緩沖電路是使得來自外部I/O總線的總線電壓耦接至阱控制電路與柵控制電路。
圖2A繪示依照本發明范例性實施例的輸出緩沖電路200的架構示意圖。輸出緩沖電路200包含輸出開關例如是pMOS晶體管202、柵控制電路204及阱控制電路206。柵控制電路204被耦接至內部電路225以接收數據。pMOS晶體管202包含柵極208、漏極210、源極212及阱極214。漏極210被耦接至柵控制電路204。漏極210是更耦接至外部I/O總線215。I/O總線215具有總線電壓。源極212接收電路操作電壓VDD(亦即,內部電壓225與輸出緩沖電路200的操作電壓)。pMOS晶體管202的柵極208被耦接至柵控制電路204。阱控制電路206被耦接至pMOS晶體管202的阱極214。
圖2B繪示依照本發明范例性實施例的輸出緩沖電路220的另一架構示意圖。輸出緩沖電路220的元件是相同于輸出緩沖電路200的元件并標示相同的參考數字,元件說明不再重述。輸出緩沖電路220的源極212接 收電壓VIO。電壓VIO是輸出緩沖電路220的操作電壓。電壓VIO可不同于內部電路操作電壓VDD。源極212被耦接至柵控制電路204及電平移位電路216。電平移位電路216接收電平為內部電路操作電壓VDD的一數據訊號,并將電平從VDD改變至VIO,故VIO提供此數據訊號至外部I/O總線215。以依方式,內部電路操作電壓VDD是與輸出緩沖操作電壓VIO隔離。在一實施例中,電平移位電路216降低數據訊號的電壓,藉以在VDD>VIO時降低外部I/O總線215的耗能。
有關圖3-圖7所述的實施例電路具有相仿于圖2A的輸出緩沖電路的架構,其中只有內部電路操作電壓VDD被提供至輸出緩沖電路200的pMOS晶體管202、柵控制電路204及阱控制電路206。然而,具有通常知識者應知有關圖3-圖7所述的實施例電路具有相仿于圖2B的架構,具中內部電路操作電壓VDD是首先由電平移位電路216移位而成為VIO,而VIO(非VDD)被提供至輸出緩沖電路220的pMOS晶體管202、柵控制電路204及阱控制電路206。當有關圖3-圖7所述的實施例電路具有相仿于圖2B的架構時,在裝置被關閉電源時(亦即電路關閉模式),VDD與VIO亦為關閉。
外部I/O總線215的驅動來源是動態地改變。有時外部I/O總線215是由pMOS晶體管202的輸出所驅動。有時外部I/O總線215是由其他耦接至外部I/O總線215的芯片的輸出所驅動。有時外部I/O總線215并不被驅動,亦即外部I/O總線215是浮接。不論外部I/O總線215的驅動來源為何,總是會有一個有限電壓電平的電壓在外部I/O總線215上,例如是零電壓。因此,出現在外部I/O總線215上的電壓是被稱為”總線電壓”。
再次參照圖2A,在芯片電源關閉時,輸出緩沖電路200是避免電流從外部I/O總線215回流至芯片內。pMOS晶體管202的漏極210被耦接至外部I/O總線215,以提供外部I/O總線215的總線電壓至pMOS晶體管202的漏極210。外部I/O總線215是更耦接至柵控制電路204。柵控制電路204對應于外部I/O總線215的總線電壓而操作。柵控制電路204的范例性架構是如下說明。耦接至pMOS晶體管202的阱極214的阱控制電路206,是維持阱極214上的電壓而不低于一第一電壓及一第二電壓的較大者,以避免pMOS晶體管202中的漏電流。第一電壓是內部電路操作電 壓VDD減去D1,其中D1為正數值或零。第二電壓是外部I/O總線215的總線電壓減去D2,D2各為正數值或零。D1及D2可相等或不同。在此架構中,pMOS晶體管202在芯片電源關閉時(VDD=0)及芯片被開啟電源(VDD=1.8V)時可被完全截止。因此,截止pMOS晶體管202及維持阱電壓可避免電流回流。
請參照圖2B,輸出緩沖電路220被配置以在芯片電源關閉時避免電流從外部I/O總線215回流至芯片內,并配置以轉換芯片的電路操作電壓VDD為外部I/O總線215的電壓。pMOS晶體管202的漏極210被耦接至外部I/O總線215,以提供外部I/O總線215的總線電壓至pMOS晶體管202的漏極210。外部I/O總線215被耦接至柵控制電路204。柵控制電路204對應于外部I/O總線215的總線電壓而操作。耦接至pMOS晶體管202的阱極214的阱控制電路206,是維持阱極214上的電壓而不低于一第二電壓及一第三電壓的較大者,以避免pMOS晶體管202中的漏電流。第二電壓是外部I/O總線215的總線電壓減去D2,D2各為正數值或零。第三電壓是輸出緩沖電路220的操作電壓VIO減去D3,其中D3為正數值或零。D2及D3可相等或不同。再者,輸出緩沖電路220的電平移位電路216降低數據訊號VDD的電壓至VIO的I/O電壓,藉以降低外部I/O總線215的電壓。依此方式,輸出緩沖電路220在芯片被關閉電源模式中避免外部I/O總線215的電流回流,并在開啟電源模式中隔離內部電路操作電壓VDD與輸出緩沖操作電壓VIO。
圖3繪示前述實施例的輸出緩沖電路300的范例性電路圖。輸出緩沖電路300是輸出緩沖電路200的范例性實作。請參照圖3,輸出緩沖電路300包含輸出開關(例如是pMOS晶體管MP 302)、柵控制電路304及阱控制電路306,分別對應至輸出緩沖電路200(圖2A)的pMOS晶體管202、柵控制電路204及阱控制電路206。pMOS晶體管MP 302包含拉升(Pull-Up,PU)柵極308、漏極310、源極312及阱極313。漏極310被耦接至外部I/O總線314,外部I/O總線314具有總線電壓Vout。pMOS晶體管MP 302的PU柵極308、漏極310、源極312及阱極313分別對應至pMOS晶體管202(圖2A)的柵極208、漏極210、源極212及阱極214。源極312被耦接以接收VDD。柵控制電路304耦接至pMOS晶體管302的PU柵極308。 柵控制電路304包含輸入開關以避免電流回流至芯片內,例如是耦接至pMOS晶體管MP 302的PU柵極308的nMOS晶體管MN1 318、第一pMOS晶體管MP1 320及第二pMOS晶體管MP2 322。nMOS晶體管MN1 318包含柵極319、漏極321及源極323。柵極319被耦接以接收VDD。漏極321被耦接以接收數據訊號0或1。第一pMOS晶體管MP1 320包含柵極324、漏極326、源極328及阱極330。柵極324被耦接以接收總線電壓Vout。漏極326被耦接至pMOS晶體管MP 302的PU柵極308與nMOS晶體管MN1 318的源極323。第一pMOS晶體管MP1 320的源極328被耦接以接收電壓VDD。第二pMOS晶體管322包含柵極332、漏極334、源極336及阱極338。柵極332被耦接以接收VDD。漏極334被耦接至pMOS晶體管MP 302的PU柵極308、第一pMOS晶體管MP1 320的漏極326及nMOS晶體管MN1 318的源極323。第二pMOS晶體管MP2 322的源極336被耦接以接收總線電壓Vout。第一pMOS晶體管MP1 320及第二pMOS晶體管MP2 322的阱極330與338耦接在一起。阱控制電路306被耦接至pMOS晶體管MP 302的阱極313。第一pMOS晶體管MP1及第二pMOS晶體管MP2的阱極330及338也耦接至阱控制電路306。在一些實施例中,pMOS晶體管302的阱極313、第一pMOS晶體管MP1 320及第二pMOS晶體管MP2 322的阱極330與338,分別可耦接至不同的阱控制電路。阱控制電路306的范例性架構如下所述。
如圖2A及圖2B所示,阱控制電路206被耦接以控制pMOS晶體管202的阱極214的電壓。在圖3中,阱控制電路被耦接以分別控制pMOS晶體管302、320、322的阱極313、330及338的電壓。圖4A-圖4C繪示依照本發明范例性實施例的阱控制電路400A-400C的電路圖。在圖4A-圖4C中,各范例性阱控制電路被配置以控制阱極電壓,以使阱控制電路所耦接的pMOS晶體管可在適當時機被有效截止。為了有效截止各個pMOS晶體管,當pMOS晶體管的柵極接收電壓VDD時,阱電壓應不小于漏極及源極上的電壓的最大值。若阱電壓小于漏極及源極上的電壓的最大值,pMOS晶體管可能產生漏電流。
參照圖4A,阱控制電路400A包含串聯耦接的第一pMOS晶體管402及第二pMOS晶體管404。第一pMOS晶體管402包含柵極406、漏極408、 源極410及阱極412。第二pMOS晶體管404包含柵極414、漏極416、源極418及阱極420。第一pMOS晶體管402的柵極406被耦接以接收總線電壓Vout。第一pMOS晶體管402的漏極408被耦接至第二pMOS晶體管404的漏極416。源極410被耦接以接收VDD。第一pMOS晶體管402的阱極412被耦接至第二pMOS晶體管404阱極420,并耦接至漏極408與416。第二pMOS晶體管404的柵極414被耦接以接收VDD,而源極418被耦接以接收Vout。
為了方便說明,當VDD為高時,VDD被提供為電路操作電壓(如1.8V或3.0V)。當VDD為低時,VDD被提供為0V。相仿地,當Vout為高時,Vout被提供為VDD或VIO,分別代表電路操作電壓或如由電平移位電路216所提供的降低后的電壓。當Vout為低時,Vout被提供為0V。
在阱控制電路400A的操作期間,當VDD及Vout為高時,阱極412及420上的電壓為VDD-Vdiode,其中Vdiode為各pMOS晶體管402、404的源極與漏極中所形成的PN結的導通電壓。當Vout為低而VDD為高時,阱極412與420上的電壓為VDD。當Vout為高而VDD為低時,阱極412與420上的電壓為Vout。當Vout與VDD皆為低時,阱極412與420上的電壓為浮接地,此電壓相對于低的Vout與低的VDD而言是高的。以此架構,當VDD≠Vout,阱控制電路所耦接的pMOS晶體管(如pMOS晶體管202、302、320、322)并不會出現漏電流,故可完全截止。當VDD=Vout時,阱電壓為VDD-Vdiode,此電壓足以抑制漏電流。
請參照圖4B,阱控制電路400B包含串聯耦接的第一nMOS晶體管422與第二nMOS晶體管424。第一nMOS晶體管422包含柵極426、漏極428與源極430。第二nMOS晶體管424包含柵極432、漏極434與源極436。柵極426與432是分別耦接至漏極428與434。源極430與436被耦接在一起并耦接至阱極438。第一nMOS晶體管422的漏極428被耦接以接收VDD,第二nMOS晶體管424的漏極434被耦接以接收Vout。
在阱控制電路400B的操作期間,當VDD及Vout為高時,阱極438上的電壓等于以下兩電壓的最大者:VDD減去第一nMOS晶體管422的閾值電壓Vt422(即VDD-Vt422)及VDD減去第二nMOS晶體管424的閾值電壓Vt424(即VDD-Vt424)。跨在第一nMOS晶體管422或第二nMOS 晶體管424的電壓降Vtn產生在電流流過第一nMOS晶體管422或第二nMOS晶體管424之時,并導致阱電壓VDD-Vtn。當Vout為低而VDD為高時,源極430與436上的電壓為VDD-Vt422。當Vout為高而VDD為低時,源極430與436上的電壓為VDD-Vt424。當Vout與VDD皆為低時,源極430與436上的電壓為浮接地,此電壓高于低的Vout與低的VDD。以此架構,當VDD=Vout,阱控制電路所耦接的pMOS晶體管(如pMOS晶體管202、302、320、322)并不會出現漏電流,故可完全截止。當VDD≠Vout時,阱電壓為VDD-Vtn,此電壓足以抑制漏電流。
請參照圖4C,阱控制電路400C包含串聯耦接的第一pMOS晶體管439與第二pMOS晶體管440。第一pMOS晶體管439包含柵極442、漏極444、源極446與阱極448。第二pMOS晶體管440包含柵極450、漏極452、源極454與阱極456。第一pMOS晶體管439的漏極444被耦接至第二pMOS晶體管440的漏極452。第一pMOS晶體管439及第二pMOS晶體管440的柵極442與450耦接至彼此、耦接至漏極444與452與耦接至阱極448與456。第一pMOS晶體管439的源極446被耦接以接收VDD,第二pMOS晶體管440的源極454被耦接以接收Vout。
在阱控制電路400C的操作期間,當VDD及Vout為高時,漏極428與434上的電壓是VDD-Vtp或VDD-Vdiode的較高者。在電流流過第一pMOS晶體管439或第二pMOS晶體管440之時,阱電壓為VDD-Vtp,且產生相等于第一pMOS晶體管439與第二pMOS晶體管440的電壓降Vtp。當Vout為低而VDD為高時,漏極444與454上的電壓為VDD-Vtp或VDD-Vdiode的較高者。當Vout為高而VDD為低時,源極444與454上的電壓為VDD-Vtp或VDD-Vdioe的較高者。當Vout與VDD皆為低時,源極444與454上的電壓為浮接地,此電壓相對于低的Vout與低的VDD而言是高的。以此架構,當VDD=Vout,阱控制電路所耦接的pMOS晶體管(如pMOS晶體管202、302、320、322)并不會出現漏電流,故可完全截止。當VDD≠Vout時,阱電壓為VDD-Vtp或VDD-Vdiode,此電壓足以抑制漏電流。
圖5A-圖5B繪示依照本發明范例性實施例的阱控制電路206或306的多個替代架構示意圖。圖5A及圖5B繪示多個平行組合的阱控制電路 400A、400B及400C。平行配置此些阱控制電路400A、400B及400C(圖4A-圖4C)允許在VDD=Vout及VDD≠Vout時控制阱電壓。圖5A標阱控制電路500A,通過平行耦接阱控制電路400A及400B而被形成。第一nMOS晶體管422的漏極428被耦接至第一pMOS晶體管402的源極410。第二nMOS晶體管424的漏極434被耦接至第二pMOS晶體管524的源極418。第一nMOS晶體管422的源極430被耦接至第二nMOS晶體管424的源極436,源極436耦接至第一pMOS晶體管402的漏極408及阱極412與第二pMOS晶體管404的漏極416及阱極420。
圖5B繪示阱控制電路500B通過并聯耦接的阱控制電路400A、400B與400C而形成。第一nMOS晶體管422的漏極428被耦接至第一pMOS晶體管402的源極410。第二nMOS晶體管424的漏極434被耦接至第二pMOS晶體管404的源極418。第一nMOS晶體管422的源極430被耦接至第二nMOS晶體管424的源極436,源極436耦接至第一pMOS晶體管402的漏極408及阱極412與第二pMOS晶體管404的漏極416與阱極420。第一pMOS晶體管439的柵極422與第二pMOS晶體管440的柵極450被分別耦接至第一pMOS晶體管439及第二pMOS晶體管440的阱極448與456及漏極444與452,第一nMOS晶體管422的源極430及第二nMOS晶體管424的源極436被耦接至第一pMOS晶體管402及第二pMOS晶體管404的漏極408與416及阱極412與420。第一pMOS晶體管439的源極446被耦接至第一nMOS晶體管422的漏極428及第一pMOS晶體管402的源極410。第二pMOS晶體管402的源極454被耦接至第二nMOS晶體管424的漏極434及第二pMOS晶體管404的源極418。
請再次參照圖3,在范例性實施例中,輸出緩沖電路300是配置以在芯片電源關閉時避免電流流回芯片內。輸出緩沖電路300的多種不同操作例子是于下考慮。在第一例子中,電路操作電壓VDD是1.8V,數據訊號(Data)是1.8V,I/O總線314上的電壓Vout是1.8V。在此例子中,當外部I/O總線314上的總線電壓Vout是1.8V時,阱控制電路306維持1.8V的電壓在pMOS晶體管MP 302的阱極313與柵控制電路304的第一pMOS晶體管MP1 320及第二pMOS晶體管MP2 322各別的阱極330與338。第一pMOS晶體管MP1 320及第二pMOS晶體管MP2 322是皆截止,使得 分別提供在源極328與336上的VDD與Vout皆無法分別施加至漏極326與334。因此,在源極328與336上的VDD與Vout皆無法施加至PU柵極308。反之,柵極PU 308接收數據訊號VDD減去nMOS晶體管MN1 318的閾值電壓Vtn,VDD-Vtn。由于VDD-Vtn是小于電路操作電壓VDD與Vout的較大者,故pMOS晶體管MP 302可能有漏電流。然而,此漏電流隨著時間終止。如此,pMOS晶體管MP 302會被截止。
在第二例子中,電路操作電壓VDD為1.8V,數據訊號(Data)是1.8V,I/O總線314上的電壓Vout是0V。在此例子中,當外部I/O總線314上的總線電壓Vout是0V時,第一pMOS晶體管MP1 320因柵極324上的電壓為0V而導通,使得PU柵極308接收來自第一pMOS晶體管MP1 320的源極328的電壓VDD。第二pMOS晶體管MP2 322是截止,使得在源極336上的Vout無法送至源極334,故不會被pMOS晶體管MP 302的PU柵極308所接收。因此,在通過nMOS晶體管MN1 318后,數據訊號VDD的電壓值會減少nMOS晶體管318的閾值電壓Vtn,而成為VDD-Vtn,然而會接著被充電至VDD,因為VDD是從第一pMOS晶體管MP1 320的源極328而被接收。當pMOS晶體管302的PU柵極308接收VDD時,pMOS晶體管302是截止。
在第三例子中,電路操作電壓VDD為1.8V,數據訊號(Data)是0V,I/O總線314上的電壓Vout是從0V增加至1.8V。在此例子中,當I/O總線314上的電壓是0V時,施加在pMOS晶體管MP 302的PU柵極308上的電壓為0V。第二pMOS晶體管MP2 322是被截止。第一pMOS晶體管MP1 320初始在Vout等于0V時是被導通。如此,第一pMOS晶體管MP1 320的源極328上的電壓VDD與nMOS晶體管MN1 318接收的數據訊號的0V,是「沖突」。然而,相較nMOS晶體管MN1 318,pMOS晶體管MP1 320的尺寸較小且具有較小的驅動電流,確保PU柵極308所接收的電壓為來自nMOS晶體管MN1 318的數據訊號0V。在Vout增加至1.8V后,第一pMOS晶體管MP1 320截止,而0V的電壓是由PU柵極308接收,從而導通pMOS晶體管MP 302。pMOS晶體管MP 302的源極312上的VDD接著被施加至外部I/O總線314。
因此,在圖3的范例性實施例中,當VDD為1.8V而數據訊號為1.8V 時,pMOS晶體管MP 302是截止。當VDD為1.8V而數據訊號為0V時,pMOS晶體管MP 302是導通。如此,當芯片啟動時(VDD為1.8V),高的數據訊號截止pMOS晶體管MP 302,而避免電流回流。阱控制電路306維持能抑制漏電流的阱控制,并允許截止此些pMOS晶體管。
在第四例子中,電路操作電壓VDD是0V,I/O總線314上的電壓Vout是1.8V。在此例子中,當總線電壓Vout是1.8V時,阱極313接收來自阱控制電路306的Vout的1.8V。柵控制電路304的第一及第二pMOS晶體管320與322各自的阱極330與338也接收Vout的1.8V。第一pMOS晶體管320MP1是截止,因其柵極324接收Vout的1.8V。第二pMOS晶體管322MP2是導通,因其柵極332接收0V的VDD,第二pMOS晶體管322MP2大于MP1而提供較高的驅動力,例如MP1具有比MP2大的寬/長比。因此,來自pMOS晶體管322的源極336的Vout的1.8V被施加至pMOS晶體管MP 302的PU柵極308。PU柵極308上的Vout的1.8V使得pMOS晶體管MP 302截止,故避免電流從外部I/O總線314流入輸出緩沖電路300。
在第五例子中,電路操作電壓VDD為0V,I/O總線314上的電壓Vout是0V。在此例子中,當總線電壓是0V時,VDD等于0V。施加Vout的0V至第一pMOS晶體管MP1 320的柵極324及VDD的0V至第二pMOS晶體管MP2 322的柵極332,而導通兩晶體管。第二pMOS晶體管MP2 322是足夠大而允許PU柵極308上的電壓可隨(track)Vout而變化。PU柵極308接收來自源極328的VDD及來自源極336的Vout。在此例中,pMOS晶體管MP 302的PU柵極308、漏極310及源極312是處在0V。阱極313是浮接地而高于0V。因此,pMOS晶體管MP 302是截止,而避免在pMOS晶體管MP 302中有漏電流流動。再者,nMOS晶體管MN1 318避免在芯片電源關閉時的電流回流,因為nMOS晶體管MN1 318將在VDD為低時被截止。
因此,在圖3的范例性實施例中,當VDD是0V而Vout是1.8V時,pMOS晶體管MP 302是截止。相仿地,當VDD是0V而Vout是0V時,pMOS晶體管MP 302是截止。以此方式,當芯片電源關閉時,阱控制電路306維持阱電壓以抑制漏電流,并允許截止此些pMOS晶體管。
在一范例性實施例中,圖6所示,輸出緩沖電路600是配置以允許數據訊號Data送達輸出開關602且沒有電壓降。參照圖6,輸出緩沖電路600包含輸出開關例如是pMOS晶體管MP 602、阱控制電路604及輸入開關例如是nMOS晶體管MN1 606、柵控制電路例如是pMOS晶體管MP2 608、偏壓產生器610及電壓放電電路612。pMOS晶體管MP 602包含PU柵極614、漏極616、源極618及阱極620。pMOS晶體管MP 602的漏極616耦接至外部I/O總線622。源極618耦接至電路操作電壓VDD。阱控制電路604耦接至pMOS晶體管MP 602的阱極620。阱控制電路604可如圖4A-圖4C及圖5A及圖5B所述的任一方式而被配置。
nMOS晶體管MN1 606被耦接至pMOS晶體管MP 602的PU柵極614。nMOS晶體管MN1 606包含柵極624、漏極626及源極628。pMOS晶體管MP2 608包含柵極630、漏極632、源極634及阱極636。pMOS晶體管MP2 608的漏極632被耦接至pMOS晶體管MP 602的PU柵極614,并耦接至nMOS晶體管MNI 606的源極628。源極634被耦接以接收Vout。pMOS晶體管MP2 608的阱極636被耦接至阱控制電路604。在一些實施例中,pMOS晶體管MP2 608的阱極636及pMOS晶體管602的阱極620被耦接至不同的阱控制電路。
電壓放電電路612包含串聯耦接的nMOS晶體管638與pMOS晶體管640。nMOS晶體管638包含柵極642、漏極644及源極646。柵極642耦接至外部I/O總線622并接收Vout。pMOS晶體管640包含柵極648、漏極650、源極652及阱極654。柵極648及漏極650被耦接以接收電路操作電壓VDD。電壓放電電路612被耦接至偏壓產生器610及nMOS晶體管MN1 606的柵極624。pMOS晶體管MP 602的阱極620、pMOS晶體管MP2 608的阱極636及pMOS晶體管640的阱極654被耦接至阱控制電路604。在一些實施例中,pMOS晶體管MP 602的阱極620、pMOS晶體管MP2 608的阱極636及pMOS晶體管640的阱極654被耦接至不同的控制電路。
在范例性實施例中,輸出緩沖電路600(圖6)避免在芯片電源關閉時電流回流至芯片之中。請參照圖6,當芯片電源關閉時,VDD為0V。當外部I/O總線622上的總線電壓Vout為1.8V時,Vout被施加至pMOS晶體 管602的漏極616,并耦接至pMOS晶體管MP2 608的源極634。在pMOS晶體管MP2 608的柵極上的VDD是0V,使得pMOS晶體管MP2 608導通,而源極634上的Vout被施加至pMOS晶體管602的PU柵極614。施加至PU柵極614的Vout截止pMOS晶體管MP 602。因此,來自外部I/O總線622的電流不會流入外部緩沖電路。相仿地,當外部I/O總線622上的總線電壓Vout是低(例如0V)而芯片電源關閉時,VDD等于0V。施加VDD的0V至柵極630而導通pMOS晶體管MP2 608,使得pMOS晶體管MP2 608的源極634上的電壓被施加在pMOS晶體管MP 602的PU柵極614上。在此例中,pMOS晶體管MP 602的柵極614、漏極616及源極618上的電壓是等于0V。阱極620是浮接地。由于阱極620(浮接地)上的電壓是從阱控制電路604而接收,并高于漏極616與源極618上的電壓,故而避免漏電流流經pMOS晶體管602。因此,電流不會從外部I/O總線622流入輸出緩沖電路600。再者,在VDD為0V時,nMOS晶體管MN1 606是被截止,故nMOS晶體管MN1 606避免在芯片電源關閉時有電流流回至芯片中。另一方面,當VDD為1.8V時,偏壓產生器610供應的偏壓Vbias大于VDD及nMOS晶體管606的閾值電壓Vtn之和。這允許全幅數據訊號(VDD)通過nMOS晶體管而不會有電壓降。電壓放電電路612包含串聯耦接的nMOS晶體管638及pMOS晶體管640以在偏壓產生器610因芯片被關閉電源而出現電壓降時,對電壓進行放電。
在一范例性實施例中,如圖7所示,輸出緩沖電路700是被配置以避免來自外部I/O總線的電流流入芯片中。請參照圖7,輸出緩沖電路700包含輸出開關例如是pMOS晶體管MP 702、阱控制電路704、輸入開關例如是nMOS晶體管MN2 706、偏壓產生器708及電壓放電電路710。pMOS晶體管MP 702包含PU柵極712、漏極714、源極716及阱極718。源極716耦接以接收電路操作電壓VDD。阱控制電路704耦接至阱極718。阱控制電路704可如圖4A-圖4C及圖5A及圖5B所述的任一方式而被配置。nMOS晶體管MN2 706包含柵極720、漏極722及源極724。nMOS晶體管MN2 706被耦接于pMOS晶體管MP 702的漏極714及外部I/O總線726之間。偏壓產生器708被耦接至nMOS晶體管MN2 706的柵極720。電壓放電電路710包含串聯耦接的nMOS晶體管728及pMOS晶體管730。 nMOS晶體管728包含柵極732、漏極734及源極736。柵極732耦接至外部I/O總線726。pMOS晶體管730包含柵極738、漏極740、源極742及阱極744。柵極738及源極742接收VDD。pMOS晶體管730的阱極744及pMOS晶體管702的阱極718被耦接至阱控制電路704。阱控制電路704可如圖4A-圖4C及圖5A及圖5B所述的任一方式而被配置。電壓放電電路710被耦接至偏壓產生器708及nMOS晶體管706的柵極720。
在一范例性實施例中,輸出緩沖電路700是被配置以避免在芯片電源關閉時有電流流入芯片中。請參照圖7,當芯片電源關閉時,VDD是0V。阱控制電路704避免此些nMOS晶體管中的漏電流,并允許截止pMOS晶體管702、730。當外部I/O總線726上的總線電壓Vout是1.8V時,總線電壓Vout被施加至nMOS晶體管MN2 706的源極724。當芯片電源關閉時,偏壓產生器708是被截止。因此,nMOS晶體管MN2 706的柵極720上的電壓是0V,故nMOS晶體管706MN2是截止。因此,來自外部I/O總線726的電流不會流入輸出緩沖電路。當外部I/O總線726上的電壓是0V而芯片電源關閉時,nMOS晶體管MN2 706是被截止。因此,電流不會從外部I/O總線726流入輸出緩沖電路700。當芯片被開啟電源(VDD是1.8V),偏壓產生器708供應的偏壓Vbias大于VDD及nMOS晶體管706的閩值電壓Vtn之和。這允許來自外部I/O總線726的全幅電壓通過nMOS晶體管MN2 706而不會有電壓降。電壓放電電路710包含串聯耦接的nMOS晶體管728及pMOS晶體管730以在偏壓產生器708因芯片被關閉電源而出現電壓降時,對電壓進行放電。
本發明實施例對于具有通常知識者而言,在參照此處所揭露的本發明實作內容,當可思及其他實施例。此應用旨在涵蓋任何有關一般原則而對本發明所作的變異、使用及適應,并包含背離本發明卻于已知技藝中為已知或慣用的實例。說明書及范例僅用于范例性的說明,本發明的保護范圍當視隨附的權利要求范圍所界定的為準。
綜上所述,雖然本發明已以較佳實施例揭露如上,然其并非用以限定本發明。本發明所屬技術領域中具有通常知識者,在不脫離本發明的精神和范圍內,當可作各種的更動與潤飾。因此,本發明的保護范圍當視隨附的權利要求范圍所界定的為準。