一種基于單mems傳感器的三相驅動電路結構的制作方法
【技術領域】
[0001]本發明涉及直流無刷電機領域，具體涉及一種基于單MEMS傳感器的三相驅動電路結構。
【背景技術】
[0002]現有電機，缺乏集成的中控設備或者中控設備智能度不高，需要大量人工操作，無法自動完成各類操作；脈沖的調制、延時調節電路結構不合理，導致雙場效應管電壓調節電路存在重疊的導通電壓范圍，進一步影響驅動電路；電機集成有位置傳感器，位置傳感器的可靠性低，易受到環境溫度，壓力等外界因素影響，進一步降低了電機的可靠性。
【發明內容】
[0003]針對上述現有技術，本發明目的在于提供一種基于單MEMS傳感器的三相驅動電路結構，其旨在解決現有電機存在低智能度，不合理的驅動電路結構，低可靠性且不具備極端環境耐受能力等技術問題。
[0004]為達到上述目的，本發明采用的技術方案如下:
[0005]—種基于單MEMS傳感器的三相驅動電路結構，包括依次連接的MEMS傳感單元??獲取目標傳感數據，轉換傳感數據為時鐘信號和發送控制時鐘；3個脈沖定時調制單元:根據MEMS傳感單元發出的控制時鐘，進行脈寬調制，并進行脈沖延時反饋調節和電平調制信號發送；三相電機單元:根據脈沖定時調制單元電平調制信號，獲得有序的驅動模式并實現有序轉動；脈沖定時調制單元向MEMS傳感單元反饋數據；三相電機單元向脈沖定時調制單元反饋反電動勢。
[0006]上述方案中，所述的MEMS傳感單元，包括用于時鐘輸出、數據處理和信號控制的FPGA:設置有MEMS傳感器接口 ；第一模數轉換器:輸出端口連接FPGA，接收FPGA控制命令，向FPGA輸出數字信號；單MEMS傳感器:時鐘輸入接口連接FPGA的MEMS傳感器接口，輸出端連接第一模數轉換器的輸入端，接收FPGA的時鐘序列，向第一模數轉換器發送傳感數據。MEMS傳感器具有體積小、重量輕、功耗低、可靠性高、靈敏度高、易于集成以及耐惡劣工作環境等優勢。提取外界目標信號，與FPGA預設基準匹配，可完成識別功能；處理數據后，給下位電路發出中控命令；需要提出地是，FPGA完成編程后，系列操作均可自助完成，外界可通過上位機讀取相關數據，體現電機智能化。
[0007]上述方案中，所述的脈沖定時調制單元，包括調制脈沖發生器:輸入端連接FPGA的時鐘輸出端，接收FPGA控制時鐘；第一反相器:輸入端連接調制脈沖發生器的輸出端；第一可編程延時器:輸入端連接第一反相器的輸出端；第二反相器:輸入端連接第一可編程延時器的輸出端；第一場效應管:柵極連接第二反相器的輸出端，源極接有電感；電感一端為l_High ;用于消除判決延時的開關電路:與調制脈沖發生器的輸出端連接，與第一可編程延時器的輸出端連接；第二場效應管:柵極連接開關電路，漏極連接第一場效應管的源極；肖特基同步整流二極管:其正極連接第二場效應二極管的源極并且其負極連接第二場效應二極管的漏極；肖特基同步整流二極管正極為l_Low。根據MEMS傳感單元發出的控制時鐘，實現脈寬調制，脈沖延時反饋調節和電平調制信號發送的功能。顯著增加整個電路的反應速度。
[0008]上述方案中，所述的開關電路，包括截止電路，導通電路，還包括RS觸發器:Q端連接第二場效應管Q2的柵極。
[0009]上述方案中，所述的截止電路，包括緩沖寄存器:輸入端連接第一可編程延時器的輸出端；第一升值計數器；時鐘端連接緩沖寄存器的輸出端；第一與門:輸入端口連接1_High和編程序列；第一或非門:輸入端口連接有第一與門的輸出端，輸出端連接第一升值計數器的計數端；第三反相器:輸入端為預設端；第一或門:輸入端口連接第三反相器的輸出端和緩沖寄存器的輸出端；第二或非門:輸入端口連接有第一或門的輸出端和第一或非門的輸出端，輸出端連接到第一或非門的輸入端口 ；第二可編程延時器:激活計數端A連接第一升值計數器的計數端-Q，延時端D連接第一可編程延時器的輸出端ID ;第四反相器:輸入端連接第二可編程延時器的輸出端Y ;第三或非門:輸入端口分別連接第四反相器的輸入端和輸出端；第二與門；第二或門:輸入端口連接有第三或非門的輸出端和第二與門的輸出端；第五反相器:輸入端和輸出端連接第二與門的輸入端口 ；第二或門的輸出端連接RS觸發器的R端。截止電路激活后，肖特基同步整流二極管Dl將截止，徹底消除雙場效應管重疊導通的電壓區間和波形漂移，即此時只有場效應管Q2導通。顯著增加整個電路的反應速度。
[0010]上述方案中，所述的導通電路，包括第二升值計數器:時鐘端連接調制脈沖發生器的輸出端；第三或門:輸入端口連接第三反相器的輸出端和l_High ;第四或非門:輸入端口連接有第三或門的輸出端；第五或非門:輸入端口連接有第四或非門的輸出端，輸出端連接第二升值計數器的計數端UP ;第三與門:輸入端口連接有緩沖寄存器的輸出端，輸出端連接到第五或非門的輸入端口 ；第四與門:輸入端口設置有監測點，輸出端連接到第三與門的輸入端口 ；基準電源:正極接地；比較器:高電平端連接基準電源的負極，輸出端連接到第四與門的輸入端口 ；第三可編程延時器:激活計數端A連接第二升值計數器的Q端，延時端連接第一可編程延時器的輸出端；第六反相器:輸入端連接第三可編程延時器的輸出端；第五與門:輸入端口連接第六反相器的輸出端和輸入端，輸出端連接RS觸發器的S端。導通電路激活后，肖特基同步整流二極管Dl將導通，場效應管Ql導通，場效應管Q2短路；建立反電動勢反饋基礎回路。顯著增加整個電路的反應速度。
[0011]上述方案中，所述的三相電機單元，包括驅動電路:1_H端連接l_High, l_Low連接l_Low ;電機:接口 I連接驅動電路的輸出接口 OUTl ;第二模數轉換器:輸入端連接電機MOTOR的接口 1，輸出端連接比較器的低電平端。電機不需要位置傳感器，通過所建立的反饋回路將反電動勢傳回脈沖定時調制單元，完成自調整操作，增強電機極端環境耐受能力，降低外界所造成影響，顯著提升電機可靠性。
【附圖說明】
[0012]圖1為本發明電路模塊圖；
[0013]圖2為本發明具體電路圖；
[0014]圖3為本發明反電動勢替換位置傳感器體現電機相位波形圖；
[0015]圖中:100-MEMS傳感單元，200-脈沖定時調制單元，300-三相電機單元，4-調制脈沖發生器，5、12、23、28、30、24_反相器，6、21、22_可編程延時器，7-緩沖寄存器，8、16、17、25、29_ 與門，9、10、14、18、27-或非門，11、13、26-或門，31-1?觸發器，Ql、Q2-場效應管，DUD2-肖特基同步整流二極管，PRESET-預設端，Checkpoint-監測點，l_High_高電平點，l_Low-低電平點，MEMS SENSOR-微機電傳感器，FPGA-現場可編程門陣列器件，MOTOR-電機，PDC-驅動電路，33,32-模數轉換器，Cl-網絡接口，UPPER-上位機，BEMF-反電動勢。
【具體實施方式】
[0016]本說明書中公開的所有特征，或公開的所有方法或過程中的步驟，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。
[0017]下面結合附圖對本發明做進一步說明:
[0018]圖1為本發明電路模塊圖，一種基于單MEMS傳感器的三相驅動電路結構，包括依次連接的MEMS傳感單元100:獲取目標傳感數據，轉換傳感數據為時鐘信號和發送控制時鐘Clock ；3個脈沖定時調制單元200:根據MEMS傳感單元100發出的控制時鐘Clock，進行脈寬調制，并進行脈沖延時反饋調節和電平調制信號發送；三相電機單元300:根據脈沖定時調制單元200電平調制信號，獲得有序的驅動模式并實現有序轉動；脈沖定時調制單元200向MEMS傳感單元100反饋數據Data ;三相電機單元300向脈沖定時調制單元200反饋反電動勢BHMF。
[0019]圖2為本發明具體電路圖，上述方案中，所述的MEMS傳感單元100，包括用于時鐘輸出、數據處理和信號控制的FPGA:設置有MEMS傳感器接口 ；第一模數轉換器33:輸出端口連接FPGA，接收FPGA控制命令，向FPGA輸出數字信號；單MEMS傳感器:時鐘輸入接口連接FPGA的MEMS傳感器接口，輸出端連接第一模數轉換器33的輸入端，接收FPGA的時鐘序列，向第一模數轉換器33發送傳感數據。
[0020]所述的脈沖定時調制單元200，包括調制脈沖發生器4:輸入端連接FPGA的時鐘輸出端，接收FPGA控制時鐘Clock ;第一反相器5:輸入端連接調制脈沖發生器4的輸出端；第一可編程延時器6:輸入端連接第一反相器5的輸出端；第二反相器24:輸入端連接第一可編程延時器6的輸出端；第一場效應管Ql:柵極連接第二反相器24的輸出端，源極接有電感LI ;電感LI 一端為l_High ;用于消除判決延時的開關電路:與調制脈沖發生器4的輸出端連接，與第一可編程延時器6的輸出端連接；第二場效應管Q2:柵極連接開關電路，漏極連接第一場效應管Ql的源極；肖特基同步整流二極管Dl:其正極連接第二場效應二極管的源極并且其負極連接第二場效應二極管的漏極；肖特基同步整流二極管Dl正極為l_Low。
[0021]所述的開關電路，包括截止電路，導通電路，還包括RS觸發器31:Q端連接第二場效應管Q2的柵極。
[0022]所述的截止電路，包括緩沖寄存器7:輸入端連接第一可編程延時器6的輸出端ID ;第一升值計數器19 ;時鐘端CLK連接緩沖寄存器7的輸出端；第一與門8:輸入端口連接l_High和編程序列Pr0.bit ;第一或非門9:輸入端口連接有第一與門8的輸出端，輸出端連接第一升值計數器19的計數端UP ;第三反相器12:輸入端為預設端Preset ;第一或門11:輸入端口連接第三反相器12的輸出端和緩沖寄存器7的輸出端；第二或非門10:輸入端口連接有第一或門11的輸出端和第一或非門9的輸出端，輸出端連接到第一或非門的輸入端口 ；第二可編程延時器21:激活計數端A連接第一升值計數器19的計數端-Q，延時端D連接第一可編程延時器的輸出端ID ;第四反相器28:輸入端連接第二可編程延時器21的輸出端Y ;第三或非門27:輸入端口分別連接第四反相器28的輸入端和輸出端；第二與門25 ;第二或門26:輸入端口連接有第三或非門27的輸出端和第二與門25的輸出端；第五反相器23:輸入端和輸出端連接第二與門25的輸入端口 ；第二或門26的輸出端連接RS觸發器31的R端。
[0023]所述的導通電路，包括第二升值計數器20:時鐘端CLK連接調制脈沖發生器4