一種整流器控制裝置的制造方法
【技術領域】
[0001]本發明涉及電力電子技術領域，尤其是涉及一種通用型整流器控制裝置。
【背景技術】
[0002]隨著工業技術的飛速發展，以高效節能、優質合理使用電能為特點的電力電子裝置得到了前所未有的發展。其中整流器的發展也日新月異，按功率器件可劃分三種:基于二極管的整流器、基于晶閘管的整流器，以及基于IGBT的PffM整流器。由于基于二極管的整流器是不控整流，二極管不需要控制，其保護多采用PLC控制器完成。而基于晶閘管的整流器為全控整流器，其控制器多以一片DSP芯片為核心，同時進行通訊、算法實現、各種模擬量和1量的處理，以及觸發脈沖的生成等工作，由于其算法計算量小，控制方法相對簡單，因此能夠滿足控制的需要。基于IGBT的PffM整流器以其諧波污染小、功率因數高等優點，成為當前應用的發展趨勢。基于IGBT的PffM整流器采用脈寬調制方式，其控制算法相對復雜，處理周期要求更快，因此以一片DSP芯片為核心的控制器不能滿足要求。
[0003]在現有技術當中，與本發明較為相近的技術方案主要有以下幾篇文獻:
現有技術1:由鄭魏平于2011年06月01日申請，并于2011年10月12日公開，公開號為CN102214923A的中國發明專利申請《基于雙DSP和FPGA控制系統的有源濾波裝置控制器》。該發明公開了一種基于雙DSP和FPGA控制系統的有源濾波裝置控制器，控制器包括:數據采集單元，用于采集系統電壓、電流的數據信息進行處理，并負責把輸入的模擬信號轉變成DSP和FPGA系統可識別的數字信號并傳遞給中央輸出處理單元。中央處理單元用于處理數據，其系統架構如附圖1所示。然而現有技術I雖然是基于雙DSP和FPGA的架構，可以實現有源濾波裝置的控制功能，但其控制器中并沒有非易失性的存儲器，運行中的數據只能通過DSPA與人機界面的通訊功能進行保存，由于通訊速度有限，運行中的數據不能實時保存，尤其是故障前的數據無法保存。另外，該發明中的DSPA和DSPB之間只能通過FPGA內部的雙口 RAM形成通訊，加大了 FPGA的運算量。
[0004]現有技術2:由國電南京自動化股份有限公司于2013年申請，并于2013年09月18日公開，公開號為CN103311932A的中國發明專利申請《一種基于鏈式SVG的雙DSP控制系統》。該發明公開了一種基于鏈式SVG的雙DSP控制系統，包括采用雙DSP和FPGA，雙DSP按照主從進行功能劃分，從DSP讀取電壓和電流信息，執行核心算法，計算出調制波信息，并將其提供給FPGA。FPGA進行模擬量采樣，產生PffM脈沖信號，將其編碼后轉換為光信號送至響應的功率模塊，主DSP采集功率模塊狀態及外部開關狀態，并對這些狀態進行邏輯控制和指令發送，其系統架構如附圖2所示。然而在現有技術2的控制架構中為兩片DSP均配置了 RAM，實際上只需配置一片RAM即可，可以在FPGA上配置一片RAM，其主DSP和從DSP均可以通過一定的時序與RAM進行訪問。其開入開出量由主DSP負責采集，當數字開入開出量較多時，更宜于采用FPGA進行處理，運算速度更高。同時，該架構也未考慮主DSP和從DSP的通訊問題,也是通過FPGA進行交互訪問。
[0005]現有技術3:由哈爾濱九洲電氣股份有限公司于2010年04月01日申請，并于2011年10月12日公開，公開號為CN102215026A的中國發明專利申請《基于DSP和FPGA的高壓變頻器中性點偏移技術的控制裝置》。該發明提供一種基于DSP與FPGA的高壓變頻器的控制裝置，包括四個部分:DSP數字信號處理、FPGA編碼控制及PffM生成、CPLD邏輯控制、單片機通訊，其系統架構如附圖3所示。然而現有技術3的控制架構為FPGA+DSP+CPLD，DSP作為主控芯片，需要負責對外通訊和算法實現，同時還需要與FPGA和CPLD進行數據交互，工作量較大，計算速度較慢。
[0006]現有技術4:由上海發電設備成套設計研究院、上海科達機電控制有限公司于2008年12月30日申請，并于2009年06月17日公開，公開號為CN101459404A的中國發明專利申請《一種基于DSP與FPGA的歷次系統智能功率柜調節板》。該發明提供了一種基于DSP與FPGA的勵磁系統智能功率柜調節板，包括三相脈沖觸發電路，三相脈沖觸發電路連接FPGA芯片，FPGA芯片連接三相同步檢測電路、DSP芯片、光電隔離數字量信號、光纖信號、DA轉換模塊、AD轉換模塊，上述連接皆為雙向連接，其系統架構如附圖4所示。然而現有技術4的系統控制架構為FPGA+DSP，與現有技術3類似，DSP作為主控芯片，FPGA負責了所有對外數據的轉換，DSP需要負責對外通訊和算法實現，同時還需要與FPGA進行數據交互，工作量較大，計算速度不快。
【發明內容】
[0007]有鑒于此，本發明的目的在于提供一種整流器控制裝置，在提高整流器控制器運算速度和精確度的同時，還能夠解決程序遠程下載的技術問題，為整流器的穩定運行和故障分析提供了有力的保障。
[0008]為了實現上述發明目的，本發明具體提供了一種整流器控制裝置的技術實現方案，一種整流器控制裝置，包括:FPGA、第一 DSP和第二 DSP ；
所述FPGA分別與所述第一 DSP、第二 DSP相連，用于實現所述整流器控制裝置中包括信號采集及輸出、數據處理、脈沖生成在內的功能；
所述第一 DSP分別與所述FPGA、第二 DSP相連，用于實現所述整流器控制裝置中的對外通訊功能；
所述第二 DSP分別與所述第一 DSP、FPGA相連，用于實現整流器控制裝置中的算法運算功能。
[0009]優選的，所述整流器控制裝置還包括通訊接口電路、實時時鐘電路、SRAM、FLASH、光纖通訊電路、驅動脈沖及反饋信號采集電路、1入出電路、模擬量輸入電路和A/D轉換電路；
所述第一 DSP通過總線與所述FPGA相連，所述第一 DSP還與所述通訊接口電路相連，完成所述第一 DSP與所述整流器控制裝置外的設備通訊，實現時間和事件的記錄；
所述第二 DSP通過總線與所述FPGA相連,所述第二 DSP與所述第一 DSP之間通過Mcbsp通訊方式連接，完成控制裝置的分析計算和控制算法實現；
所述實時時鐘電路與所述FPGA相連，為所述FPGA提供工作時鐘；
所述SRAM、FLASH分別與所述FPGA相連，實現所述整流器控制裝置運行時的故障記錄;
所述光纖通訊電路與所述FPGA相連，實現所述FPGA與所述整流器控制裝置外的設備進行光纖通訊；
所述驅動脈沖及反饋信號采集電路與所述FPGA相連，實現脈沖信號的生成，以及反饋信號的讀取；
所述1入出電路與所述FPGA相連,實現開關量信號的輸入輸出；
所述模擬量輸入電路通過所述A/D轉換電路與所述FPGA相連，實現模擬量信號的讀取。
[0010]優選的，所述第一 DSP的串行數據接收端口 MDRA與所述第二 DSP的串行數據發送端口 MDXA連接，所述第一 DSP的傳輸時鐘端口 MCLKXA與所述第二 DSP的接收時鐘端口MCLKRA連接，所述第一 DSP的傳輸幀同步端口 MFSXA與所述第二 DSP的接收幀同步端口MFSRA連接。
[0011 ] 優選的，所述整流器控制裝置通過RS232通訊方式實現所述FPGA、第一 DSP和第二DSP配置程序的下載。
[0012]優選的，所述第一 DSP的配置電路包括電阻R3、電阻R4、電阻R5、電阻R6和插座X2。所述第一 DSP的復用地址總線信號線S_A13、S_A14和S_A15分別通過電阻R4、電阻R5和電阻R6進行上拉，所述第一 DSP的復用地址總線信號線S_A12與電阻R3、插座X2的4腳分別相連。當所述插座X2未連接外部的轉換器時，復用地址總線信號線S_A15、S_A13、S_A14、S_A12的狀態均為1111，所述第一 DSP通過其內部的FLASH配置成從所述第一 DSP跳轉至所述FLASH啟動。當所述插座X2連接外部的轉換器后，同時短接所述插座X2的4腳和9腳以將復用地址總線信號線S_A12置為低電平，所述復用地址總線信號線S_A15、S_A13、S_A14、S_A12的狀態為1110，由所述第一 DSP內部的FLASH配置成由SCI方式啟動，以實現所述第一 DSP配置程序的下載。
[0013]優選的，所述第二DSP的配置電路包括正向緩沖器U1、反向緩沖器U2、正向緩沖器U3和正向緩沖器U4。所述第一 DSP的SPIS頂OA引腳通過所述正向緩沖器Ul與所述FPGA的TDI引腳相連，所述第一 DSP的SPISOMIA引腳通過所述反向緩沖器U2與所述FPGA的TDO引腳相連，所述第一 DSP的SPICLKA引腳通過所述正向緩沖器U3與所述FPGA的TCK引腳相連，所述第一 DSP的SPISTEA引腳通過所述正向緩沖器U4與所述FPGA的TMS引腳相連。所述第一 DSP的GP1引腳分別控制所述正向緩沖器U1、反向緩沖器U2、正向緩沖器U3和正向緩沖器U4的使能端。所述第一 DSP通過SPI接口模擬所述FPGA的JTAG時序，從而完成所述FPGA配置程序的下載。
[0014]優選的，所述第二 DSP的地址總線C_A[18..0]與所述FPGA相連，當所述FPGA的配置程序下載后，控制第二 DSP的復用地址總線信號線C_A15、C_A14、C_A13、C_A12的狀態為1010，選擇第二 DSP為Mcbsp引導，此時能通過所述第一 DSP與所述第二 DSP之間的Mcbsp端口實現所述第二 DSP配置程序的燒寫。