此的附圖所示的一個或多個實施例包 括W下附圖：
[0024] 圖1是根據一個或多個實施例的電壓源單元的示意圖；
[00巧]圖2是根據一個或多個實施例的電壓源單元的示意圖；
[0026] 圖3是根據一個或多個實施例的電壓源單元的示意圖；
[0027] 圖4是根據一個或多個實施例的電壓源單元的示意圖；
[002引圖5是示出根據一個或多個實施例的方法的流程圖擬及
[0029] 圖6是示出根據一個或多個實施例的方法的流程圖。
【具體實施方式】
[0030] W下公開內容提供用于實現所公開的主題的不同特征的不同實施例或實例。W下 描述組件和布置的特定實例，W簡化本發明。該些是實例但并不旨在進行限定。
[0031] 旨在結合附圖來閱讀各個實施例的說明，附圖被認為是整個書面說明的一部分。 在說明書中，諸如"在…之前"、"在…之后"、"在…之上"、"在…之下"、"向上"、"向下"、"頂 部"和"底部"及其派生詞（例如，"水平地"、"向下地"、"向上地"等）的關系術語應該被解 釋為指的是如之后所述或如討論的附圖所示出的定向。該些關系術語是為了便于說明但不 要求系統W特定方向進行構造或操作。除非另有明確描述，否則諸如"連接的"和"互連的" 的關于附接、禪合等的術語指的是部件直接地或者通過中間部件間接地附接至另一個部件 的關系。
[0032] 圖1是根據一個或多個實施例的電壓源單元100的示意圖。電壓源單元100包括 穩壓單元102、串聯單元104、第一吸收單元106、第一電流鏡108、第二吸收單元110、電壓謝 位單元112W及電阻器R1和R2。電壓源單元100連接至電壓源VDDQ和負載單元120。電 壓源單元100被配置為接收第一輸入信號VREF1和電壓源VDDQ。電壓源單元100被配置為 將輸出電壓信號V0傳送至負載單元120。
[0033] 在一些實施例中，輸出電壓信號V0是小于電壓源VDDQ的中間電壓信號。在一些實 施例中，輸出電壓源V0是大于電壓源VDDQ的中間電壓信號。在一些實施例中，電壓源VDDQ 是大于VDD和中間電壓信號V0中的至少一個的高電壓源。在一些實施例中，電壓源VDDQ是 VDD的整數倍。在一些實施例中，輸出電壓信號V0基本等于VDD。在一些實施例中，輸出電 壓信號V0是VDD的整數倍，但是小于電壓源VDDQ。在一些實施例中，電壓源單元100被配 置為生成基本等于2*VDD的輸出電壓信號V0。在一些實施例中，低壓電平是指小于電壓源 VDDQ和中間電壓信號V0的電壓電平。在一些實施例中，VDD被表征為低壓電平。在一些實 施例中，接地電壓被表征為低壓電平。在一些實施例中，VDD電壓在約0. 6伏特至約1. 2伏 特的范圍內。在一些實施例中，電壓源VDDQ基本等于2. 5伏特。在一些實施例中，電壓源 VDDQ基本等于3. 3伏特。在一些實施例中，電壓源VDDQ基本等于5. 0伏特。
[0034] 在一些實施例中，包含在電壓源單元100中的一個或多個半導體器件包括FinFET 或H柵極器件。在一些實施例中，包含在電壓源單元100中的一個或多個半導體器件通過 10納米（nm)、14nm或16nm半導體制造工藝進行制造。在一些實施例中，包含在電壓源單元 100中的一個或多個半導體器件通過65nm或90nm半導體制造工藝進行制造。在一些實施 例中，包含在電壓源單元100中的一個或多個半導體器件包括薄柵器件或低壓器件。在一 些實施例中，薄柵器件包括集成電路中的一個或多個半導體器件，其中，該一個或多個半導 體器件的等效氧化物厚度小于包含在該集成電路中的其他半導體器件的等效氧化物厚度。 在一些實施例中，低壓器件包括集成電路中的半導體器件，其中，該半導體器件的Vdd小于 包含在該集成電路中的其他半導體器件的Vdd。
[00巧]在一些實施例中，對于10皿半導體制造工藝，薄柵器件包括等效氧化物厚度在約 5埃（A)至約8A的范圍內的半導體器件。在一些實施例中，對于10皿半導體制造工藝， 低壓器件包括Vdd在約0. 7伏特至約0. 9伏特的范圍內的半導體器件。
[0036] 在一些實施例中，對于16/14nm半導體制造工藝，薄柵器件包括等效氧化物厚度 在約7A至約1 0A的范圍內的半導體器件。在一些實施例中，對于16/14nm半導體制造工 藝，低壓器件包括Vdd在約0. 8伏特至約0. 95伏特的范圍內的半導體器件。
[0037] 在一些實施例中，對于22/20nm半導體制造工藝，薄柵器件包括等效氧化物厚度 在約8A至約nA的范圍內的半導體器件。在一些實施例中，對于22/20nm半導體制造工 藝，低壓器件包括Vdd在約0. 85伏特至約1. 0伏特的范圍的半導體器件。
[0038] 在一些實施例中，對于32/28nm半導體制造工藝，薄柵器件包括等效氧化物厚度 在約9A至約12A的范圍內的半導體器件。在一些實施例中，對于32/28nm半導體制造工 藝，低壓器件包括Vdd在約0. 9伏特至約1. 05伏特的范圍內的半導體器件。
[0039] 在一些實施例中，對于45/40nm半導體制造工藝，薄柵器件包括等效氧化物厚度 在約10A至約1 5 A的范圍內的半導體器件。在一些實施例中，對于45/40nm半導體制造工 藝，低壓器件包括Vdd在約1. 0伏特至約1. 1伏特的范圍內的半導體器件。
[0040] 在一些實施例中，對于65nm半導體制造工藝，薄柵器件包括等效氧化物厚度在約 11A至約16A的范圍內的半導體器件。在一些實施例中，對于65皿半導體制造工藝，低壓 器件包括Vdd在約1. 1伏特至約1. 2伏特的范圍內的半導體器件。
[0041] 在一些實施例中，對于90nm半導體制造工藝，薄柵器件包括等效氧化物厚度在約 12A至約20A的范圍內的半導體器件。在一些實施例中，對于90皿半導體制造工藝，低 壓器件包括Vdd在約1. 2伏特至約1. 5伏特的范圍內的半導體器件。
[0042] 穩壓單元102連接至串聯單元104、電阻器R1和電阻器R2。穩壓單元102被配置 為接收第一輸入信號VREF1和第二輸入信號VFB。穩壓單元102被配置為將偏壓提供給n 型金屬氧化物半導體（NM0巧晶體管N1并且控制從串聯單元104接收的電源電流II。
[0043] 穩壓單元102包括運算放大器0P1、NM0S晶體管N1W及電容器C1。運算放大器 0P1被配置為接收第一輸入信號VREF1和第二輸入信號VFB。第一輸入信號VREF1是在運 算放大器0P1的非反相端子處的參考電壓。第二輸入信號VFB是在運算放大器0P1的反相 端子處的電壓。運算放大器0P1被配置為將輸出信號傳送至NM0S晶體管N1和電容器C1。 運算放大器OPl的輸出信號是施加至NMOS晶體管N1的柵極和電容器Cl的電壓。運算放 大器0P1包括兩個輸入端子和一個輸出端子。運算放大器0P1的第一輸入端子連接至第一 輸入信號VREF1源。運算放大器0P1的第二輸入端子連接至第二輸入信號VFB源。在一些 實施例中，運算放大器0P1被配置為負反饋結構，使得第二輸入信號VFB源連接至節點FB 處的電阻器R1和R2。運算放大器0P1的輸出連接至NM0S晶體管N1和電容器C1。在一些 實施例中，運算放大器0P1被配置為比較器結構。在一些實施例中，運算放大器0P1包括比 較器器件。在一些實施例中，P型金屬氧化物半導體（PM0S晶體管）用于穩壓單元102中。
[0044]NM0S晶體管N1的柵極連接至運算放大器0P1，并且被配置為接收運算放大器0P1 的輸出信號。NM0S晶體管N1的漏極連接至串聯單元104(通過NM0S晶體管N2的源極）。 NM0S晶體管N1的源極接地。穩壓單元102被配置為保持NM0S晶體管N1的柵極電壓，其控 制從串聯單元104所接收的電源電流II。在一些實施例中，如果提供第一輸入信號VREF1 和第二信號VFB，則穩壓單元102被配置為控制NM0S晶體管N1的柵極電壓。NM0S晶體管 N1的柵極電壓控制從串聯單元104所接收的電源電流II。在一些實施例中，電壓源單元 100的輸出電壓信號V0通過節點FB反饋回運算放大器0P1，并且與第一輸入信號VREF1進 行比較，W提供期望的供電電壓（輸出電壓信號V0)。
[0045] 電容器C1連接至NM0S晶體管N1的柵極、運算放大器0P1的輸出W及接地端。
[0046] 串聯單元104連接至穩壓單元102、第一吸收單元106和電壓謝位單元112。串聯 單元104經過節點VC連接至電壓謝位單元112。串聯單元104被配置為接收第一偏置信號 B1、第二偏置信號B2、電源電流IIW及來自節點VC的謝位電壓。串聯單元104被配置為將 電源電流II傳送至穩壓單元102。串聯單元104包括NM0S晶體管N2和NM0S晶體管N3。 在一些實施例中，串聯單元104防止電壓源單元100過電應力巧0S)。在一些實施例中，在 串聯單元104中使用一個或多個PM0S晶體管。
[0047]NM0S晶體管N2的柵極連接至第一偏置信號B1源。在一些實施例中，第一偏置信 號B1是從偏壓生成電路（未示出）所接收的偏壓。在一些實施例中，第一偏置信號B1是 基本等于V孤的偏壓，并且從偏壓生成電路（未示出）接收。NM0S晶體管N2的漏極連接至 NM0S晶體管N3的源極和電壓謝位單元112 (通過PM0S二極管接法晶體管P8的漏極）。在 一些實施例中，電壓謝位單元112減小NM0S晶體管N2和N3中的EOS。在一些實施例中，電 壓謝位單元112被配置為將節點VC處的電壓謝位于第一中間電壓。在一些實施例中，第一 中間電壓基本等于介于約第一偏置信號B1和約第二偏置信號B2之間的電壓。在一些實施 例中，第一中間電壓基本等于介于約VDD和約2*VDD之間的電壓。在一些實施例中，第一中 間電壓基本等于約1. 5*V孤的電壓。NM0S晶體管N2的源極連接至NM0S晶體管N1的漏極。 在一些實施例中，通過多于一個PM0S二極管接法的晶體管來實現電壓謝位單元112。在一 些實施例中，通過一個或多個NM0S二極管接法的晶體管來實現電壓謝位單元112。
[0048]NM0S晶體管N3的柵極連接至第二偏置信號B2源。在一些實施例中，第二偏置信 號B2是從偏壓生成電路（未示出）所接收的偏壓。在一些實施例中，第二偏置信號B2是 基本等于2*V孤的偏壓并且從偏壓生成電路（未示出）接收。NM0S晶體管N3的漏極連接 至第