基于零電壓啟動的DC?DC變換器自適應死區產生電路的制作方法

本發明屬于電子電路技術領域，涉及基于零電壓啟動的DC-DC變換器自適應死區產生電路。

背景技術：

在DC-DC變換器中，功率管的導通電阻很小，如果兩個功率管同時開啟，會出現電源到地的低阻通路，流過功率管的電流將會非常大，該電流可達到安培級別，使芯片的功耗大大增加，嚴重時會使功率管乃至整個芯片嚴重損毀。因此一般通過在兩個功率管之間加入死區時間來防止工作過程中同臂高低端功率管同時導通。通常的做法是采用固定長度的死區時間，其優點是設計方便簡單、可靠性高，而其缺點也尤為明顯：固定死區時間在較輕負載下會出現高低功率管同時關閉較長的時間的情況，由此會對驅動的負載電壓、電流波形產生影響，進一步會導致效率低和穩定性差的問題。

技術實現要素：

本發明所要解決的，就是針對上述問題，提出基于零電壓啟動的DC-DC變換器自適應死區產生電路。

為實現上述目的，本發明采用如下技術方案：

基于零電壓啟動的DC-DC變換器自適應死區產生電路，包括負載電流采樣電路、積分器電路、積分控制電路和波形處理電路；負載電流采樣電路的輸入端接DC-DC變換器的輸出電壓，負載電流采樣電路的輸出端接積分器電路的第一輸入端；積分器電路的第二輸入端接積分控制電路的輸出端，積分器電路的第三輸入端接PWM輸入信號，積分器電路的輸出端接波形處理電路的第一輸入端和積分控制電路的第一輸入端；積分控制電路的第二輸入端接PWM輸入信號；波形處理電路的第二輸入端接PWM輸入信號，波形處理電路的輸出端輸出含有自適應死區時間的柵驅動信號。

其中PWM輸入信號為DC-DC變換器中不含死區時間的功率管柵控制信號，波形處理電路的輸出即為本發明的輸出信號。

本發明總的技術方案，通過電流采樣電路對DC-DC變換器的負載電流進行采樣，并轉化成電壓信息，得到采樣電壓作為積分器電路的輸入電壓，積分控制電路對積分器電路的積分進行控制，最后波形處理電路對積分器電路的輸出波形進行處理后得到含有自適應死區的功率管柵驅動信號。

所述的負載電流采樣電路由第三電阻RL、第四電阻Rsense和運算放大器構成；第三電阻RL的一端接DC-DC變換器的輸出端，第三電阻RL的另一端接第四電阻Rsense的一端；第四電阻Rsense的另一端接地；運算放大器的正輸入端接第三電阻RL和第四電阻Rsense的公共端，其負輸入端與輸出端短接，運算放大器的輸出端為所述負載電流采樣電路的輸出端；

所述的波形處理電路由第三比較器COMP3、第四比較器COMP4、兩輸入與門AND2、兩輸入或門OR3構成；第三比較器COMP3的正輸入端接偏置電壓信號Vref3，其負輸入端接積分器電路的輸出端，其輸出端接兩輸入與門AND2的第一輸入端；第四比較器COMP4的正輸入端接積分器電路的輸出端，其負輸入端接偏置電壓信號Vref4，其輸出端接兩輸入或門OR3的第二輸入端；兩輸入與門AND2的第二輸入端接PWM信號，其輸出端為所述波形處理電路的第一輸出端；兩輸入或門OR3的第一輸入端接PWM信號，其輸出端為所述波形處理電路的第二輸出端。

進一步的，所述積分器電路由第一電阻R1、第二電阻R2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一PMOS管MP1、第二PMOS管MP2、電容C和運算放大器構成；第一電阻R1的一端接負載電流檢測電路的輸出端，其另一端接第一NMOS管MN1的漏端；第二電阻R2的一端接第二PMOS管MP2的漏端，其另一端接地；第一NMOS管MN1的柵極接PWM信號，其源極接第二NMOS管MN2的漏端；第二NMOS管MN2的柵極接積分控制電路的輸出Vc，其源極接運算放大器的負輸入端；第三NMOS管MN3的柵極接PWM信號，其源極接地，其漏極接運算放大器的正輸入端；第一PMOS管MP1的柵極接PWM信號，其源極接負載電流檢測電路的輸出端，其漏極接運算放大器的正輸入端；第二PMOS管MP2的柵極接PWM信號，其源極接第一NMOS管MN1的源極，其漏極接地；電容C正極板接運算放大器的負輸入端，其負極板接運算放大器的輸出；運算放大器的輸出端為所述積分器電路的輸出端。

進一步的，所述積分控制電路由第一比較器COMP1、第二比較器COMP2、反相器INV、第一兩輸入或門OR1、第二兩輸入或門OR2、兩輸入與門AND1構成；第一比較器COMP1的正輸入端接偏置電壓信號Vref1，其負輸入端接積分器電路的輸出端，其輸出端接第一兩輸入或門OR1的第一輸入端；第二比較器COMP2的正輸入端接積分器電路的輸出端；其負輸入端接偏置電壓信號Vref2，其輸出端接第二兩輸入或門OR2的第二輸入端；反相器INV的輸入端接PWM信號，其輸出端接第二兩輸入或門OR2的第一輸入端；第一兩輸入或門OR1的第二輸入端接PWM信號，其輸出接兩輸入與門AND1的第一輸入端；第二兩輸入或門OR2的輸出端接兩輸入與門AND1的第二輸入端；兩輸入與門AND1的輸出端為所述積分處理電路的輸出Vc。

進一步的，所述偏置電壓Vref1、Vref2、Vref3和Vref4具有以下關系，Vref1>Vref4>Vref3>Vref2；且(Vref1-Vref2)>2|Vref3-Vref2|且Vref1–Vref4＝Vref3–Vref2；Vref1–Vref4與Vref3–Vref2的取值由DC-DC變換器的輸出電壓、SW點等效電容以及積分電容C的大小決定，具體表現為Vref1-Vref4與積分電容的乘積等于SW點等效電容與DC-DC變換器輸出電壓的乘積，其中SW點電位即DC-DC變換器中兩開關功率管共同的漏端電位。

本發明的有益效果為，能有效的根據DC-DC變換器的負載變化情況自適應地為功率管提供最優死區時間，保證功率管的零電壓開啟。該電路與傳統固定死區電路相比，其開關管的導通損耗近似為零，輸出波形在不同的負載情況下更加穩定，能有效提高DC-DC變換器的效率。

附圖說明

圖1為本發明的基于零電壓啟動的DC-DC變換器自適應死區電路結構框圖；

圖2為負載電流采樣電路原理圖；

圖3為積分器電路原理圖；

圖4為積分控制電路原理圖；

圖5為波形處理電路原理圖；

圖6為基于零電壓啟動的DC-DC變換器自適應死區電路的波形示意圖。

具體實施方式

圖1為本發明的基于零電壓啟動的DC-DC變換器自適應死區電路結構框圖，如圖1所示，負載電流采樣電路采樣DC-DC變換器的負載電流并將采樣的電流信號作為積分器電路的輸入。積分器電路以該電流作為積分電容C的充放電電流，其充電、放電、停止充放電的狀態由PWM信號和Vc信號共同控制，其中Vc信號由積分控制單元通過邏輯判斷積分器的積分狀態后產生。經過上述步驟，積分器模塊將輸出梯形電壓信號輸入到波形處理電路，且該梯形電壓信號的斜率由DC-DC變換器的負載電流的大小決定，因此具有自適應性。最后波形處理電路對該梯形電壓信號進行處理，產生帶有自適應死區的上下功率管柵驅動信號。本發明設計了所提及的負載電流采樣電路、積分器電路、積分控制電路和波形處理電路。

圖2負載電流采樣電路原理圖，RL為DC-DC變換器的負載，Rsense為采樣電阻，電阻Rsense的阻值選取應該遠小于電阻RL。根據運算放大器虛短虛斷的原理，該電流采樣電路的輸出電壓Vsense為采樣電阻Rsense兩端的電壓，在后續電路中可以在負載電流采樣電路的輸出端再接一個與Rsense阻值相同的電阻，以獲得與DC-DC變換器負載電流等值的電流，即完成了對負載電流的采樣。

圖3和圖4分別為積分器電路和積分控制電路的原理圖，設Vc的初始值為高電平，當PWM為高電平時，積分器電路中的MN1、MN2和MN3管導通，運放的正輸入端接地，根據虛短虛斷原理，其負輸入端也為0電位。電壓Vsense通過電阻R1后轉化為與DC-DC變換器負載電流等值的電流并給電容進行充電，此時Vout開始放電，當Vout低于電壓Vref2時，積分控制電路中第二比較器輸COMP2出低電平到第二兩輸入或門OR2的第二輸入端，使第二兩輸入或門OR2輸出低電平，最終經過兩輸入與門AND1后Vc被置低電平，MN2管截止，放電停止。此時PWM仍然為高電平，在其低電平來臨前，電容既不充電也不放電。當PWM為變低電平時，積分控制電路的第一兩輸入或門OR1和第二兩輸入或門OR2都輸出高電平，此時Vc重新置為高電平。積分器電路中的MN2、MP1和MP2管導通，運放的正輸入端接到電位Vsense，根據虛短虛斷原理，其負輸入端也為Vsense電位，負輸入端電壓Vsense通過電阻R2到地后轉化為與DC-DC變換器負載電流等值的電流并給電容進行放電，此時Vout開始放電，當Vout高于電壓Vref1時，積分控制電路中第一比較器COMP1輸出低電平到第一兩輸入或門OR1的第一輸入端，使第一兩輸入或門OR1輸出低電平，最終經過兩輸入與門后Vc被置低電平，MN2管截止，充電停止。此時PWM仍然為低電平，在其高電平來臨前，電容既不充電也不放電。當PWM變為高電平時，積分控制電路的第一兩輸入或門OR1和第二兩輸入或門OR2都輸出高電平，此時Vc重新置為高電平，即回到初始假設值；其中偏置電壓信號Vref1大于偏置電壓信號Vref2，且(Vref1-Vref2)>2|Vref3-Vref2|。由此，通過積分器電路和積分控制電路可以對積分信號的正向積分、反向積分、終止積分進行控制，進而得到所需要的規范梯形波，為下一步的波形處理做準備。

圖5為波形處理電路原理圖，圖6為基于零電壓啟動的DC-DC變換器自適應死區電路的波形示意圖，波形處理電路的輸入端接積分器電路的輸出，即為圖6中的積分信號。如圖6所示，波形處理電路對積分信號進行如下處理：當PWM信號為高電平且積分信號電壓值高于偏置電壓Vref3時，波形處理電路的第一輸出端GH輸出高電平，其余情況輸出低電平；當PWM信號為高電平或者積分信號電壓值高于偏置電壓Vref4時，波形處理電路的第二輸出端GL輸出高電平，其余情況輸出低電平；其中偏置電壓信號Vref4大于偏置電壓信號Vref3，即Vref1>Vref4>Vref3>Vref2，且Vref1–Vref4＝Vref3–Vref2。為了保證功率管的零電壓開啟，Vref1–Vref4與Vref3–Vref2的取值由DC-DC變換器的輸出電壓、SW點等效電容以及積分電容C的大小決定，具體表現為Vref1-Vref4與積分電容的乘積等于SW點等效電容與DC-DC變換器輸出電壓的乘積。通過波形處理電路，產生了含有自適應死區時間tdr和tdf的功率管柵驅動信號GH和GL，根據負載情況的不同，死區時間tdr和tdf會自適應變化，如圖中load1和load2為兩種不同的負載情況，由于積分器電路的輸入積分電流為對DC-DC變換器負載電流的采樣電流，使得積分梯形信號的斜率因負載情況的變化而變化。由此，在負載load1的情況下，產生的死區長度為tdr1和tdf1；在負載load2的情況下，產生的死區長度為tdr2和tdf2。