開關電源的驅動延遲控制電路的制作方法

本發明涉及一種開關電源的控制電路，特別是涉及一種開關電源的驅動延遲控制電路。

背景技術：

眾所周知，在開關電源電路由交流電供電時，需要輸入電流相位與輸入電壓相位一致，以得到較高的功率因數和較低的輸入電流諧波失真。

對于傳統的開關電源控制電路，在恒流輸出時，電感工作在臨界導通模式，通過導通功率開關控制輸入電源對電感充電，使每個開關周期電感充電電流峰值與此時交流電源電壓幅度成正比，以實現對輸入電流相位的控制，通過斷開功率開關控制電感對負載的放電。

但由于功率開關占空比與電感充電電流峰值有關，且影響輸入電流值，導致輸入電流諧波失真較高，通常超過15％，因此，現有的開關電源控制電路已越來越不能滿足用戶的需要。

技術實現要素：

本發明要解決的技術問題是為了克服現有技術中的開關電源控制電路影響輸入電流值導致輸入電流諧波失真較高的缺陷，提供一種開關電源的驅動延遲控制電路。

本發明是通過下述技術方案來解決上述技術問題的：

本發明提供一種開關電源的驅動延遲控制電路，其特點在于，其包括一跨導模塊、一積分模塊、一比較器和一邏輯模塊：

該跨導模塊用于接收一該開關電源傳輸來的相位信號和一基準電壓，并根據該相位信號的電壓值和該基準電壓獲得一第一積分電流和一第二積分電流；

該積分模塊用于在該開關電源傳輸來的消磁檢測信號和該邏輯模塊傳輸來的放電控制信號控制下對該第一積分電流和該第二積分電流進行積分以獲得一積分電壓；

該比較器用于將該積分電壓與一閾值電平進行比較，獲得一比較信號；

該邏輯模塊用于接收該比較信號和該開關電源傳輸來的消磁檢測信號，對該比較信號和該消磁檢測信號進行運算以獲得一驅動延遲信號，并將該驅動延遲信號傳輸至該開關電源，以控制該開關電源的功率開關導通。

較佳地，該跨導模塊包括一第一負反饋電路、一第二負反饋電路、一第一電流鏡、一第二電流鏡和一第三電流鏡；

該第一負反饋電路的輸入端作為該跨導模塊的第一輸入端接收該相位信號、輸出端電連接該第一電流鏡的輸入端，該第一電流鏡的輸出端電連接該第二電流鏡的輸入端，該第二電流鏡的輸出端作為該跨導模塊的第一輸出端輸出該第一積分電流；

該第二負反饋電路的輸入端作為該跨導模塊的第二輸入端接收該基準電壓、輸出端電連接該第三電流鏡的輸入端，該第三電流鏡的輸出端作為該跨導模塊的第二輸出端輸出該第二積分電流。

較佳地，該第一負反饋電路包括一第一放大器、一第一晶體管和一第一電阻，該第一電流鏡包括一第二晶體管和一第三晶體管，該第二電流鏡包括一第四晶體管和一第五晶體管；

該第一放大器的同相輸入端作為該第一負反饋電路的輸入端接收該相位信號、反相輸入端電連接該第一晶體管的源極、輸出端電連接該第一晶體管的柵極，該第一晶體管的漏極作為該第一負反饋電路的輸出端、源極電連接該第一電阻的一端，該第一電阻的另一端接地；

該第二晶體管的柵極與漏極電連接，且與該第三晶體管的柵極電連接，該第二晶體管的漏極構成該第一電流鏡的輸入端，該第二晶體管的源極電連接電源，該第三晶體管的源極電連接該電源、漏極作為該第一電流鏡的輸出端；

該第四晶體管的柵極與漏極電連接，且與該第五晶體管的柵極電連接，該第四晶體管的漏極構成該第二電流鏡的輸入端，該第四晶體管的源極接地，該第五晶體管的源極接地、漏極作為該第二電流鏡的輸出端輸出該第一積分電流；

該第二負反饋電路包括一第二放大器、一第六晶體管和一第二電阻，該第三電流鏡包括一第七晶體管和一第八晶體管；

該第二放大器的同相輸入端作為該第二負反饋電路的輸入端接收該基準電壓、反相輸入端電連接該第六晶體管的源極、輸出端電連接該第六晶體管的柵極，該第六晶體管的漏極作為該第二負反饋電路的輸出端、源極電連接該第二電阻的一端，該第二電阻的另一端接地；

該第七晶體管的柵極與漏極電連接，且與該第八晶體管的柵極電連接，該第七晶體管的漏極構成該第三電流鏡的輸入端，該第七晶體管的源極電連接該電源，該第八晶體管的源極電連接該電源、漏極作為該第三電流鏡的輸出端輸出該第二積分電流。

較佳地，該第一晶體管、該第四晶體管、該第五晶體管和該第六晶體管均為NMOS管(N型MOS管，MOS管是指金屬-氧化物-半導體場效應晶體管)，該第二晶體管、該第三晶體管、該第七晶體管和該第八晶體管均為PMOS管(P型MOS管)。

較佳地，該積分模塊包括一第九晶體管、一第十晶體管和一積分電容，該第九晶體管的源極作為該積分模塊的第二輸入端接收該第二積分電流、柵極作為該積分模塊的第三輸入端接收該消磁檢測信號、漏極與該第十晶體管的漏極電連接，該第十晶體管的源極作為該積分模塊的第一輸入端接收該第一積分電流、柵極作為該積分模塊的第四輸入端接收該放電控制信號、漏極作為該積分模塊的輸出端輸出該積分電壓且與該積分電容的一端電連接，該積分電容的另一端接地。

較佳地，該第九晶體管為PMOS管，該第十晶體管為NMOS管。

較佳地，該邏輯模塊包括一第一與非門和一第二與非門，該第一與非門 的一輸入端與該第二與非門的輸出端電連接、另一輸入端作為該邏輯模塊的第一輸入端接收該消磁檢測信號、輸出端作為該邏輯模塊的第一輸出端輸出該驅動延遲信號且與該第二與非門的一輸入端電連接，該第二與非門的另一輸入端作為該邏輯模塊的第二輸入端接收該比較信號、輸出端作為該邏輯模塊的第二輸出端輸出該放電控制信號。

較佳地，該消磁檢測信號在該開關電源的電感對負載放電過程中為低電平，其余時間為高電平。

較佳地，該相位信號的電壓幅度按交流電源輸入的電壓幅度等比例變化。

較佳地，該驅動延遲控制電路還包括一電平校正模塊，該電平校正模塊用于接收該開關電源傳輸來的占空比控制信號和該相位信號，根據該占空比控制信號和該相位信號進行校正以輸出一校正信號；

該跨導模塊用于接收該校正信號，而不接收該相位信號。

較佳地，該電平校正模塊包括一第十一晶體管、一第十二晶體管、一校正電阻和一校正電容，該第十一晶體管的源極作為該電平校正模塊的第一輸入端接收該相位信號、柵極作為該電平校正模塊的第二輸入端接收該占空比控制信號、漏極同時與該校正電阻的一端和該第十二晶體管的漏極電連接，該第十二晶體管的柵極電連接該第十一晶體管的柵極、源極接地，該校正電阻的另一端作為該電平校正模塊的輸出端輸出該校正信號、且與該校正電容的一端電連接，該校正電容的另一端接地。

較佳地，該第十一晶體管為PMOS管，該第十二晶體管為NMOS管。

較佳地，該電平校正模塊還包括一相位調整電阻，該相位調整電阻的一端與該第十一晶體管的源極電連接、另一端與該校正電容未接地的一端電連接。

較佳地，當該功率開關導通時，該占空比控制信號為低電平；當該功率開關斷開時，該占空比控制信號為高電平。

在符合本領域常識的基礎上，上述各優選條件，可任意組合，即得本發 明各較佳實例。

本發明的積極進步效果在于：

本發明提供的開關電源驅動延遲控制電路，以使開關電源的開關每個周期延遲導通，從而使電感電流工作在斷續模式，延遲導通的時間跟隨交流輸入電壓的相位變化，使功率開關占空比與電感充電電流峰值無關，可以顯著地降低輸入電流諧波失真，并且可以降低功率開關損耗，進而提高開關電源的工作效率。

附圖說明

圖1為本發明較佳實施例的開關電源的驅動延遲控制電路的電路圖。

圖2為本發明較佳實施例的開關電源的驅動延遲控制電路的信號波形示意圖。

具體實施方式

下面結合附圖給出本發明較佳實施例，以詳細說明本發明的技術方案。

如圖1所示，本實施例提供一種開關電源的驅動延遲控制電路，其接收來自開關電源的消磁檢測信號DEMb和相位信號Vph，并輸出驅動延遲信號DRV至該開關電源，根據該相位信號Vph的電壓值，調節消磁檢測信號DEMb到驅動延遲信號DRV之間的延遲時間，使得開關電源的功率開關在每個開關周期延遲導通，從而使得電感電流工作在斷續模式，延遲導通的時間跟隨交流輸入電壓的相位變化，使功率開關占空比與電感充電電流峰值無關，可以顯著地降低輸入電流諧波失真，典型應用條件下可以低于5％，并且可以降低功率開關損耗，進而提高開關電源的工作效率。

該開關電源的驅動延遲控制電路包含一跨導模塊101、一積分模塊102、一比較器103、一邏輯模塊104和一電平校正模塊105。

下面具體介紹各電路模塊的功能：

該電平校正模塊105用于接收該開關電源傳輸來的占空比控制信號DU 和相位信號Vph，根據該占空比控制信號DU和該相位信號Vph進行校正以輸出一校正信號Vd，并將該校正信號Vd傳輸至該跨導模塊101的輸入端。

該跨導模塊101用于接收該校正信號Vd和一基準電壓Vref，并根據該相位信號Vph的電壓值和該基準電壓Vref獲得一第一積分電流CUR1和一第二積分電流CUR2。

該積分模塊102用于在該開關電源傳輸來的消磁檢測信號DEMb和該邏輯模塊傳輸來的放電控制信號Dischg控制下對該第一積分電流CUR1和該第二積分電流CUR2進行積分以獲得一積分電壓Vint。

該比較器103用于將該積分電壓Vint與一閾值電平Vth進行比較，獲得一比較信號Vc。

該邏輯模塊104用于接收該比較信號Vc和該開關電源傳輸來的消磁檢測信號DEMb，對該比較信號Vc和該消磁檢測信號DEMb進行運算以獲得一驅動延遲信號DRV，并將該驅動延遲信號DRV傳輸至該開關電源，以控制該開關電源的功率開關導通。

上面具體介紹了該驅動延遲控制電路包括的電路模塊和各電路模塊所具備的功能，下面詳細介紹各電路模塊的具體電路結構：

該電平校正模塊105包括一第十一PMOS M11、一第十二NMOS M12、一校正電阻Rd和一校正電容Cd，該第十一PMOS M11的源極作為該電平校正模塊105的第一輸入端接收該相位信號Vph、柵極作為該電平校正模塊105的第二輸入端接收該開關電源傳輸來的占空比控制信號DU、漏極同時與該校正電阻Rd的一端和該第十二NMOS M12的漏極電連接，該第十二NMOS M12的柵極與該第十一PMOS M11的柵極電連接(即接收該占空比控制信號DU)、源極接地，該校正電阻Rd的另一端作為該電平校正模塊105的輸出端輸出該校正信號Vd、且與該校正電容Cd的一端電連接，該校正電容Cd的另一端接地。

該電平校正模塊105還包括一相位調整電阻Rph，該相位調整電阻Rph的一端與該第十一PMOS M11的源極電連接、另一端與該校正電容Cd未接 地的一端電連接。

該跨導模塊101包括一第一負反饋電路、一第二負反饋電路、一第一電流鏡、一第二電流鏡和一第三電流鏡。

其中，該第一負反饋電路的輸入端作為該跨導模塊101的第一輸入端接收該相位信號、輸出端電連接該第一電流鏡的輸入端，該第一電流鏡的輸出端電連接該第二電流鏡的輸入端，該第二電流鏡的輸出端作為該跨導模塊101的第一輸出端輸出該第一積分電流。

該第二負反饋電路的輸入端作為該跨導模塊101的第二輸入端接收該基準電壓、輸出端電連接該第三電流鏡的輸入端，該第三電流鏡的輸出端作為該跨導模塊101的第二輸出端輸出該第二積分電流。

具體地，該第一負反饋電路包括一第一放大器AMP1、一第一NMOS M1和一第一電阻R1，該第一電流鏡包括一第二PMOS M2和一第三PMOS M3，該第二電流鏡包括一第四NMOS M4和一第五NMOS M5；該第二負反饋電路包括一第二放大器AMP2、一第六NMOS M6和一第二電阻R2，該第三電流鏡包括一第七PMOS M7和一第八PMOS M8。

其中，該第一放大器AMP1的同相輸入端作為該第一負反饋電路的輸入端接收該校正信號Vd、反相輸入端電連接該第一NMOS M1的源極、輸出端電連接該第一NMOS M1的柵極，該第一NMOS M1的漏極作為該第一負反饋電路的輸出端、源極電連接該第一電阻R1的一端，該第一電阻R1的另一端接地。

該第二PMOS M2的柵極與漏極電連接、且與該第三PMOS M3的柵極電連接，該第二PMOS M2的漏極構成該第一電流鏡的輸入端，該第二PMOS M2的源極電連接電源，該第三PMOS M3的源極電連接該電源、漏極作為該第一電流鏡的輸出端。

該第四NMOS M4的柵極與漏極電連接、且與該第五NMOS M5的柵極電連接，該第四NMOS M4的漏極構成該第二電流鏡的輸入端，該第四NMOS M4的源極接地，該第五NMOS M5的源極接地、漏極作為該第二電流鏡的 輸出端輸出該第一積分電流CUR1。

該第二放大器AMP2的同相輸入端作為該第二負反饋電路的輸入端接收該基準電壓Vref、反相輸入端電連接該第六NMOS M6的源極、輸出端電連接該第六NMOS M6的柵極，該第六NMOS M6的漏極作為該第二負反饋電路的輸出端、源極電連接該第二電阻R2的一端，該第二電阻R2的另一端接地。

該第七PMOS M7的柵極與漏極電連接、且與該第八PMOS M8的柵極電連接，該第七PMOS M7的漏極構成該第三電流鏡的輸入端，該第七PMOS M7的源極電連接該電源，該第八PMOS M8的源極電連接該電源、漏極作為該第三電流鏡的輸出端輸出該第二積分電流CUR2。

該積分模塊102包括一第九PMOS M9、一第十NMOS M10和一積分電容Cint，該第九PMOS M9的源極作為該積分模塊102的第二輸入端接收該第二積分電流CUR2、柵極作為該積分模塊102的第三輸入端接收該消磁檢測信號DEMb、漏極與該第十NMOS M10的漏極電連接，該第十NMOS M10的源極作為該積分模塊102的第一輸入端接收該第一積分電流CUR1、柵極作為該積分模塊102的第四輸入端接收該放電控制信號Dischg、漏極作為該積分模塊102的輸出端輸出該積分電壓Vint、且與該積分電容Cint的一端電連接，該積分電容Cint的另一端接地。

該邏輯模塊104包括一第一與非門G1和一第二與非門G2，該第一與非門G1的一輸入端與該第二與非門G2的輸出端電連接、另一輸入端作為該邏輯模塊104的第一輸入端接收該消磁檢測信號DEMb、輸出端作為該邏輯模塊104的第一輸出端輸出該驅動延遲信號DRV且和該第二與非門G2的一輸入端電連接，該第二與非門G2的另一輸入端作為該邏輯模塊104的第二輸入端接收該積分電壓Vint、輸出端作為該邏輯模塊104的第二輸出端輸出該放電控制信號Dischg。

本發明的工作原理如下：

對于典型的開關電源電路，當開關電源控制電路控制功率開關導通時， 輸入電源對電感充電，電感磁通增加，電感電流增加，當開關電源控制電路控制功率開關斷開，電感對負載放電，電感磁通減小，電感電流減小。附圖2(a)給出了電感磁通Φ的變化示意圖。

對于交流電源輸入，輸入電壓幅度按照輸入電壓相位θ的正弦規律變化，每個開關周期電感充電的電流幅度跟隨輸入電壓幅度，同樣按照相位θ的正弦規律變化，圖2中左半部分波形對應相位θ接近0°的情況，此時輸入電壓幅度較低，開關電源每個開關周期對電感充電的電流幅度也較低，即電感磁通量Φ在相位θ附近每個開關周期的峰值幅度Φp(θ)較低。圖2中右半部分波形對應相位θ接近90°的情況，此時輸入電壓幅度較高，開關電源每個開關周期對電感充電的電流幅度也較高，即電感磁通量Φ在相位θ附近每個開關周期的峰值幅度Φp(θ)較高。

開關電源控制電路對電感放電狀態進行檢測，在電感對負載放電過程中，消磁檢測信號DEMb為低電平，其余時間DEMb為高電平，附圖2(b)給出了消磁檢測信號DEMb隨電感磁通變化的示意圖。

相位信號Vph(θ)電壓幅度按交流電源輸入電壓幅度變化，即Vph(θ)＝Vph_max*sin(θ)，其中Vph_max對應θ為90°時的相位信號Vph(θ)。

開關電源電路的輸入電流Iin與Φp(θ)及功率開關控制信號的占空比DUTY有關，即Iin∝DUTY(θ)·Φp(θ)＝DUTY(θ)·Φp_max·sin(θ)，其中Φp_max對應θ為90°時的Φp(θ)。注意到輸入電流Iin的表達式中，除了sin(θ)之外還有一個乘積項DUTY(θ)，即輸入電流Iin存在高次諧波的成分。對于傳統開關電源電路，對輸入電流Iin表達式做傅里葉展開，可以計算出輸入電流Iin的THD(諧波失真)在15％左右，與儀器測量結果一致。

本發明的延遲控制電路根據消磁檢測信號DEMb的信息，以及相位信號Vph(θ)信息，產生一個隨相位θ變化的延遲時間，使功率開關控制信號的占空比DUTY不隨輸入電壓相位θ變化，因此有Iin∝DUTY·Φp_max·sin(θ)∝sin(θ)，即開關電源電路輸入電流的相位完全跟隨輸入電壓，不存在高次諧波的成分。對輸入電流Iin表達式做傅里葉展開， 可以計算出輸入電流Iin的THD為0％。但實際的電路系統中，由于存在驅動延時、電感漏磁等非理想因素，實際儀器測量THD在5％左右。本發明的延遲控制電路消除了最主要的失真成分，實現較低的輸入電流諧波失真。

根據開關電源電路基本理論，功率開關控制信號的占空比DUTY與輸入電源電壓有效值和輸出負載電壓有關，本發明的延遲電路通過電平校正模塊104對相位信號Vph進行校正得到校正信號Vd，使得延遲電路產生的延遲時間自動適應不同的輸入電源電壓有效值以及不同的輸出負載電壓值。

附圖1的實施例中，占空比控制信號DU控制第十一PMOS M11和第十二NMOS M12交替導通，對相位信號Vph進行調制，校正電阻Rd與校正電容Cd構成低通濾波器，對調制后的相位信號Vph濾波得到校正信號Vd。

當開關電源電路的電感有2組繞組時，充電電流流過原邊繞組和交流電源，放電電流流過副邊繞組和負載，形成變壓器隔離，此時占空比控制信號DU可以設計為功率開關控制信號的反相，即功率開關導通時占空比控制信號DU為低電平，功率開關斷開時占空比控制信號DU為高電平。

當開關電源電路的電感有1組繞組時，占空比控制信號DU可以設計為功率開關控制信號的同相，即功率開關導通時占空比控制信號DU為高電平，功率開關斷開時占空比控制信號DU為低電平。

附圖1的實施例中，第二放大器AMP2、第六NMOS M6和第二電阻R2構成第二負反饋結構，第二電阻R2的電流為Vref/R2，第七PMOS M7和第八PMOS M8構成電流鏡，假設電流鏡增益為K7，得到第二積分電流CUR2＝Vref*K7/R2。

第一放大器AMP1、第一NMOS M1和第一電阻R1構成第一負反饋結構，第一電阻R1的電流為Vd/R1，第二PMOS M2和第三PMOS M3構成電流鏡，假設電流鏡增益為K2，第四NMOS M4和第五NMOS M5構成電流鏡，假設電流鏡增益為K4，得到第二積分電流CUR1＝Vd*K2*K4/R1。

通過調節K7、K2、K4、R2、R1的取值，可以等比例地調節所有相位θ條件下的延遲時間，可以設計成在θ為90°時延遲時間為零，從而使功率開 關的開關切換損耗降至最低。采用這種設計可以使開關電源系統引入了本發明的延遲控制電路后獲得更高的轉換效率。

消磁檢測信號DEMb為低電平時，第九PMOS M9導通，第二積分電流CUR2對積分電容Cint充電，使積分電壓Vint上升。

消磁檢測信號DEMb下降沿觸發邏輯模塊104動作，第一與非門G1輸出高電平，第二與非門G2輸出放電控制信號Dischg低電平，第十NMOS M10導通，第一積分電流CUR1對積分電容Cint放電，使積分電壓Vint下降。

當積分電壓Vint下降至低于閾值電平Vth時，比較器CMP 103輸出翻轉，比較信號Vc變為低電平，再次觸發邏輯模塊104動作，第二與非門G2輸出放電控制信號Dischg高電平，第十NMOS M10斷開。同時第一與非門G1輸出變為低電平，即驅動延遲信號DRV出現下降沿跳變。開關電源電路可以根據驅動延遲信號DRV的下降沿跳變控制功率開關導通，開啟下一個周期對電感的充放電。

附圖2(c)給出了積分電壓Vint的示意圖。積分電容Cint放電時間與積分電容Cint充電的幅度成正比，且與相位信號Vph的幅度成反比。由于積分電容Cint充電的幅度與消磁檢測信號DEMb低電平時間即電感消磁時間成正比，即與sin(θ)成正比，而相位信號Vph也與sin(θ)成正比，因此兩處sin(θ)相互抵消，使積分電容Cint放電時間與θ無關，從而實現了功率開關控制信號的占空比DUTY不隨輸入電壓相位θ變化。

雖然以上描述了本發明的具體實施方式，但是本領域的技術人員應當理解，這些僅是舉例說明，本發明的保護范圍是由所附權利要求書限定的。本領域的技術人員在不背離本發明的原理和實質的前提下，可以對這些實施方式做出多種變更或修改，但這些變更和修改均落入本發明的保護范圍。