集成電路的制作方法
【技術領域】
[0001]本實用新型涉及集成電路，并且具體地涉及集成電路中的預金屬化電介質(PMD)或層間電介質(ILD)層的金屬填充接觸的形成，其目的為連接晶體管的柵極區、源極區和漏極區。
【背景技術】
[0002]現在參照圖1A和圖1B，圖1A和圖1B示出了常規的金屬氧化物半導體(MOS)場效應晶體管(FET)1器件的總配置。圖1A和圖1B是在沿晶體管柵極的寬度的不同位置處以垂直于柵寬的方向所截取的平行橫截面。襯底12支撐晶體管。在這個實例中，該襯底是絕緣體上硅襯底12類型的，該襯底包括襯底層14、掩埋氧化物(BOX)層16和半導體層18。用于晶體管器件的有源區20由穿透層18的周向包圍的淺溝槽隔離22來限定。在有源區20之內，層18被劃分為已摻雜有第一導電類型摻雜物的多個溝道區30、已摻雜有第二導電類型摻雜物的多個源極區32(各自在一側上鄰近溝道區30)以及也已摻雜有第二導電類型摻雜物多個漏極區34(各自在與源極區32的相對側鄰近溝道區30)。其中，當MOSFET 10器件是p溝道類型時，第一導電類型摻雜物是P型的并且第二導電類型是η型的。相反，當MOSFET器件是η溝道類型時，第一導電類型摻雜物是η型的并且第二導電類型是P型的。在溝道區30上方提供多個柵疊層36。每個柵疊層36典型地包括柵極電介質38、(例如金屬和/或多晶娃材料的)柵極電極40和由絕緣材料(例如氮化硅(SiN))制成的多個側壁間隔物42，這些側壁間隔物被沉積在柵極電介質38和柵極電極40的各側上以及該柵極電極的頂部上。在該襯底和該柵疊層上方提供層間電介質(ILD)或預金屬化電介質(PMD)層46。層46的頂表面48以化學機械拋光(CMP)工藝來處理以限定平坦表面。典型地由鎢形成的金屬接觸集50從頂表面48穿過在多個金屬填充接觸開口中的ILD/PMD層46，以與源極區32和漏極區34(在圖1A的橫截面中示出)以及柵極電極40(在圖1B的橫截面中示出)電接觸。然后在ILD/PMD層46上方提供第一金屬化層Ml，其中第一金屬化層Ml包括形成在金屬填充通孔和/或溝槽開口中的多條金屬線54，這些金屬線與接觸50接觸并且被平坦化的電介質材料層56圍繞。
[0003]由于在集成電路器件中的特征尺寸持續縮小，在中段制程(MOL)互連中提供源極接觸、漏極接觸和柵極接觸將變得更復雜且具有挑戰性。這種情況的原因有很多。例如，可能需要將柵極接觸從有源區22(例如在如圖1B中所示的周邊隔離22之上)去除以便避免在柵極接觸與源漏區的溝槽硅化物之間的短路。這是不利的，因為其導致芯片面積的增加。為了解決這個問題，集成電路設計者正朝著合并鰭結構和共用源漏結構邁進。然而由于減少的接觸面積在源漏區增加了接觸電阻，伴隨這種技術具有顯著的缺點(如在圖1A中以參考號60總體性示出的)。柵極與柵極接觸的未對準是另一個問題(參見圖1B參考號62處)，并且這個問題可能導致柵極到源漏接觸的短路的問題。
[0004]在本領域中相應地需要到晶體管集成電路的源極區、漏極區和柵極區的改善的MOL互連。【實用新型內容】
[0005]本實用新型的目的之一在于提供一種集成電路，具有自底向上形成柵極接觸以便避免在柵極與柵極接觸之間的未對準以及自頂向下形成具有足夠以減少接觸電阻并且避免短路問題的尺寸的源漏接觸。這些柵極接觸通孔優選地由高K材料和低K材料保護以便改善對于高密度集成的可靠性。
[0006]根據本公開的一個方面，集成電路包括:包括:源漏區；與所述源漏區相鄰的溝道區；在所述溝道區之上延伸的柵極結構;側壁間隔物，所述側壁間隔物在所述柵極結構的一側上并且在所述源漏區之上延伸；以及電介質層，所述電介質層與所述側壁間隔物接觸并且具有頂表面;其中，所述柵極結構包括:柵極電極;從所述柵極電極延伸至所述頂表面的柵極接觸；以及柵極電介質層，所述柵極電介質層在所述柵極電極與所述溝道區之間并且在所述柵極電極與所述側壁間隔物之間延伸并且進一步在所述柵極接觸與所述側壁間隔物之間延伸。
[0007]優選的，所述柵極電極的表面與所述柵極接觸的表面對準并且平行于所述側壁間隔物的內表面延伸。
[0008]優選的，所述側壁間隔物的高度等于所述電介質層的高度。
[0009]優選的，所述電介質層是層間電介質(ILD)層或預金屬化電介質(PMD)層之一。
[0010]優選的，進一步包括從所述電介質層的所述頂表面延伸至所述源漏區的源漏接觸，所述源漏接觸與所述側壁間隔物接觸。
[0011]優選的，所述柵極電極的頂表面低于所述電介質層的所述頂表面，并且其中，所述柵極接觸從所述柵極電極的所述頂表面突出以達到所述電介質層的所述頂表面。
[0012]優選的，進一步包括在所述電介質層的所述頂表面上的金屬化層，所述金屬化層包括與所述柵極接觸電接觸的金屬線。
[0013]根據本公開的另一方面，集成電路包括:源漏區；與所述源漏區相鄰的溝道區；在所述溝道區之上延伸的柵極結構;側壁間隔物，所述側壁間隔物在所述柵極結構的一側上并且在所述源漏區之上延伸；以及電介質層，所述電介質層與所述側壁間隔物接觸并且具有頂表面;其中，所述柵極結構包括:柵極電極；以及從所述柵極電極延伸至所述頂表面的柵極接觸;其中，所述柵極電極的側表面與所述柵極接觸的側表面相互對準并且平行于所述側壁間隔物的內表面延伸。
[0014]優選的，進一步包括在所述柵極電極與所述溝道區之間的柵極電介質層，所述柵極電介質層在所述柵極電極的所述側表面與所述側壁間隔物的所述內表面之間延伸并且進一步在所述柵極接觸的所述側表面與所述側壁間隔物的所述內表面之間延伸。
[0015]優選的，所述側壁間隔物的高度等于所述電介質層的高度。
[0016]優選的，所述電介質層是層間電介質(ILD)層或預金屬化電介質(PMD)層之一。
[0017]優選的，進一步包括從所述電介質層的所述頂表面延伸至所述源漏區的源漏接觸，所述源漏接觸與所述側壁間隔物接觸。
[0018]優選的，所述柵極電極的頂表面低于所述電介質層的所述頂表面，并且其中，所述柵極接觸從所述柵極電極的所述頂表面突出以達到所述電介質層的所述頂表面。
[0019]優選的，進一步包括在所述電介質層的所述頂表面上的金屬化層，所述金屬化層包括與所述柵極接觸電接觸的金屬線。
[0020]本公開的集成電路具有自底向上形成柵極接觸以便避免在柵極與柵極接觸之間的未對準以及自頂向下形成具有足夠以減少接觸電阻并且避免短路問題的尺寸的源漏接觸。這些柵極接觸通孔優選地由高K材料和低K材料保護以便改善對于高密度集成的可靠性。
【附圖說明】
[0021]為了更好地理解實施例，現在將僅以示例方式參考附圖，在附圖中:
[0022]圖1A和圖1B展示了現有技術的MOSFET器件的結構;并且[0023 ]圖2至圖24展示了用于制造接觸的多個工藝步驟。
[0024]所提供的示圖不一定按比例繪制。
【具體實施方式】
[0025]現在參照圖2至圖24，這些圖展示了用于制造接觸的多個工藝步驟。
[0026]參照圖2，襯底112包括由周向包圍的淺溝槽隔離122界定的有源區120。襯底112例如可以是絕緣體上硅(SOI)類型的，該襯底包括襯底層114、掩埋氧化物(BOX)層116和半導體層118。在有源區120之內，層118被劃分為已摻雜有第一導電類型摻雜物的多個溝道區130、已摻雜有第二導電類型摻雜物的多個源極區132(各自在一側上鄰近溝道區130)以及也已摻雜有第二導電類型摻雜物多個漏極區134(各自在與源極區132的相對側鄰近溝道區130)。當與形成P溝道類型晶體管相結合時，該第一導電類型摻雜物是P型的并且該第二導電類型是η型的。相反，當與形成η溝道類型晶體管相結合時，該第一導電類型摻雜物是η型的并且該第二導電類型是P型的。
[0027]在溝道區130上方提供多個假柵疊層136。每個假柵疊層136典型地包括犧牲性多晶硅柵極電極140和由例如氮化硅(SiNW^絕緣材料制成的多個側壁間隔物142，這些側壁間隔物被沉積在犧牲性柵極電極140的各側上。犧牲性多晶硅柵極電極140例如可以具有5nm至30nm的長度(具有根據本應用的任何合適的寬度，例如1nm至10nm)并且側壁間隔物142例如可以具有4nm至20nm的厚度。這些假柵疊層136的間距可以包括40]11]1至50111]1。在襯底上方在假柵疊層136的每一側上提供絕緣層146。層146的頂表面148用化學機械拋光(CMP)工藝進行加工以限定平坦表面，該表面暴露犧牲性多晶硅柵極電極140的頂表面147。這在現有技術中被稱為多晶開口化學機械拋光(POC)。犧牲性多晶硅柵極電極140的高度h(并且因此還有層146和側壁間隔物142的高度)被選擇為使得基本上等于集成電路的層間電介質(ILD)或預金屬化電介質(PMD)區的所期望的高度。高度h例如可以是120nm至140nmo
[0028]在FinFET實施例中，對半導體層118圖案化以形成多個平行的鰭，其中每個鰭都包括源極區、溝道區和漏極區。每個鰭都可以具有1nm至30nm的高度以及6nm至1nm的寬度，其中這些平行的鰭中的每一個鰭之間的間距為25nm至40nm。在這種配置中，該多個假柵疊層136垂直于這些鰭的長度以本領域已知的在三側上跨坐在每個鰭之上的配置延伸。圖2的橫截面因此展示了沿該多個鰭中的僅一個鰭的長度截取的橫截面，其他鰭中的每個鰭都具有類似的橫截面配置。
[0029]然后執行蝕刻工藝(例如干法凹陷蝕刻30nm(20s)+DHF(45s)+SCl(300s)+65°C的熱NH4OH)以選擇性地去除犧牲性多晶硅柵極電極140并在側壁間隔物142之間留下開口146。結果在圖3中示出。
[0030]然后在開口146之內進行高K電介質材料的保形沉積以形成電介質內襯150。高K電介質材料例如可以包括使用原子層沉積工藝來沉積的具有2 n m至1 n m厚度的氧化給(HfO2)。內襯150被沉積在開口 146與柵極區130接觸的底部處以限定晶體管的柵極電介質。然后在開口 146之內進行金屬材料的保形沉積以形成金屬內襯152。該金屬材料例如可以包括使用原子層沉積工藝來沉積的具有2nm至8nm厚度的TiN/TiC。這個金屬內襯152例如可以作為勢