集成電路晶體管器件和集成電路的制作方法
【技術領域】
[0001]本實用新型涉及集成電路并且具體地涉及使用具有豎直結的鰭制造的結型場效應晶體管(JFET)器件。
【背景技術】
[0002]現有技術教導了利用一個或多個結型場效應晶體管(JFET)器件形成集成電路。該JFET器件包括在柵極導體下方形成的結。由充當柵極的結施加場，而不是如常規的MOSFET型器件那樣使用絕緣柵極。電流在位于柵極下方的摻雜半導體區中的柵極區和漏極區之間流動。通過將電壓施加到柵極導體，耗盡電荷的區在摻雜半導體區中形成，以夾斷導電路徑并限制電流的流動。由于缺乏可用的移動電荷，耗盡區表現為絕緣結構。
[0003]常規的JFET器件針對在模擬設計中的使用是有吸引力的電路。該器件容易形成和操作。然而，這樣的JFET器件受制于難以控制短溝道效應這一顯著的缺點。此外，JFET器件的典型制造與主流CMOS制造技術不相容。因此在本領域中需要解決前述和其他問題以提供配置和操作改善的JFET器件，其中，該器件的制造與CMOS技術兼容。
【實用新型內容】
[0004]根據本申請實施例的一個方面，提供一種集成電路晶體管器件，其特征在于，包括:半導體襯底;在所述半導體襯底之內的摻雜有第一導電類型摻雜物的區；半導體材料鰭，所述半導體材料鰭具有與在所述半導體襯底之內的所述區接觸的第一端并且具有第二端并且具有在所述第一端和所述第二端之間的多個側壁，所述鰭摻雜有所述第一導電類型摻雜物;與所述半導體材料鰭的所述第二端接觸的第一外延區，所述第一外延區摻雜有所述第一導電類型摻雜物；以及與所述半導體材料鰭的多個側壁接觸的第二外延區，所述第二外延區摻雜有第二導電類型摻雜物。
[0005]在一個實施例中，所述第一導電類型摻雜物為η型并且所述第二導電類型摻雜物為P型。
[0006]在一個實施例中，所述第一導電類型摻雜物為P型并且所述第二導電類型摻雜物為η型。
[0007]在一個實施例中，在所述半導體襯底之內的所述區的摻雜濃度超過了所述半導體材料鰭的摻雜濃度。
[0008]在一個實施例中，所述第二外延區的摻雜濃度超過了所述半導體材料鰭的摻雜濃度。
[0009]在一個實施例中，集成電路晶體管器件進一步包括在所述半導體襯底之內的所述區頂部的絕緣材料層，所述絕緣材料層將多個相鄰的鰭的底部部分彼此隔離開。
[0010]在一個實施例中，所述集成電路晶體管器件是結型場效應晶體管器件，其中所述第二外延區包括柵極結構，在所述半導體襯底之內的所述區包括源極區并且所述第一外延區包括漏極區。
[0011]在一個實施例中，所述第一外延區由選自由以下各項組成的組的第一半導體材料形成:硅、硅鍺和碳化硅。
[0012]在一個實施例中，所述第二外延區由選自由以下各項組成的組的第二半導體材料形成:硅、硅鍺和碳化硅。
[0013]根據本申請實施例的另一方面，提供一種集成電路，其特征在于，包括:半導體襯底;在所述半導體襯底之內的摻雜有第一導電類型摻雜物的第一區；在所述半導體襯底之內的摻雜有第二導電類型摻雜物的第二區；第一半導體材料鰭，所述第一半導體材料鰭具有與在所述半導體襯底之內的所述第一區接觸的第一端并且具有第二端并且具有在所述第一端和所述第二端之間的多個側壁，所述鰭摻雜有所述第一導電類型摻雜物;第二半導體材料鰭，所述第二半導體材料鰭具有與在所述半導體襯底之內的所述第二區接觸的第一端并且具有第二端并且具有在所述第一端和所述第二端之間的多個側壁，所述鰭摻雜有所述第二導電類型摻雜物;與所述第一半導體材料鰭的所述第二端接觸的第一外延區，所述第一外延區摻雜有所述第一導電類型摻雜物;與所述第二半導體材料鰭的所述第二端接觸的第二外延區，所述第二外延區摻雜有所述第二導電類型摻雜物；與所述第一半導體材料鰭的多個側壁接觸的第三外延區，所述第三外延區摻雜有所述第二導電類型摻雜物；以及與所述第二半導體材料鰭的多個側壁接觸的第四外延區，所述第四外延區摻雜有所述第一導電類型摻雜物。
[0014]在一個實施例中，所述第一區、所述第一鰭、所述第一外延區和所述第三外延區形成第一極性型的第一豎直結型場效應晶體管，并且其中，所述第二區、所述第二鰭、所述第二外延區和所述第四外延區形成與所述第一極性型互補的第二極性型的第二豎直結型場效應晶體管。
[0015]在一個實施例中，在所述半導體襯底之內的所述第一區的摻雜濃度超過了所述第一半導體材料鰭的摻雜濃度，并且在所述半導體襯底之內的所述第二區的摻雜濃度超過了所述第二半導體材料鰭的摻雜濃度。
[0016]在一個實施例中，所述第一外延區的摻雜濃度超過了所述第一半導體材料鰭的摻雜濃度，并且所述第二外延區的摻雜濃度超過了所述第二半導體材料鰭的摻雜濃度。
[0017]在一個實施例中，所述第一、第二、第三和第四外延區各自由選自由以下各項組成的組的半導體材料形成:娃、娃鍺和碳化娃。
[0018]根據本申請的方案，可以提供配置和操作改善的集成電路晶體管器件和集成電路。
【附圖說明】
[0019]為了更好地理解實施例，現在將僅以示例方式參考附圖，在附圖中:
[0020]圖1至圖15C展示了形成豎直結型鰭式FET器件并且具體地在CMOS實現方式中的多個此類器件的多個工藝步驟。
【具體實施方式】
[0021]現在參考圖1至圖15C，其展示了形成豎直結型鰭式FET器件的工藝步驟。將理解的是，這些附圖無需示出按比例繪制的特征。
[0022]圖1示出了常規的體半導體襯底10，該體半導體襯底包括被保留以形成第一極性(η溝道)器件(NFET)的區域12和被保留以形成相反的第二極性(P溝道)器件(PFET)的區域
14。例如，使用化學氣相沉積(CVD)工藝在襯底10上沉積具有例如大約3nm厚度的二氧化硅(S12)層16。使用本領域的技術人員熟知的光刻技術，利用注入掩模封堵區域14并且在區域12中注入η型摻雜物(如，例如，砷或磷)以限定η型區18。此注入可以例如提供具有I X1018at/cm3至5X1018at/cm3的摻雜濃度的區18。使用本領域的技術人員熟知的光刻技術，利用注入掩模封堵區域12并且在區域14中注入P型摻雜物(如，例如，硼)以限定P型區20。此注入可以例如提供具有I X 1018at/cm3至5X 1018at/cm3的摻雜濃度的區20。區18和區20具有例如50-80nm的深度。
[0023]圖2示出了在二氧化硅層16之上沉積氮化硅(SiN)層22。例如，可以使用化學氣相沉積(CVD)工藝進行此沉積以提供具有30-50nm厚度的層22。此氮化硅層22形成硬掩模。
[0024]在本領域中已知的光刻工藝然后被用于從區18和區20的摻雜材料限定多個鰭40。對該硬掩模進行圖案化，以在這些鰭40的期望位置處留下掩模材料24。然后穿過該掩模執行蝕刻操作，以在襯底10的區18和區20中在每個鰭40的每一側上開出多個孔42。該蝕刻工藝的結果被展示在圖3中，其中，每個鰭40具有在襯底處的第一端以及遠端第二端。每個鰭40可以具有50nm至80nm的高度(h)。在優選實施例中，限定了這些鰭40的蝕刻延伸至區18和區20的全深度。在區域12和區域14的每個區中，這些鰭40可以具有6至15nm的寬度(w)和20nm至50nm的間距(P)。
[0025]接下來，封堵區域14(參考號50)并且在襯底10的區域12中注入(52)n型摻雜物(如，例如，砷或磷)以限定與在區域12中的這些鰭40的第一端接觸的η型源極區54。此注入52可以例如提供具有I X 102()at/cm3至5 X 102()at/cm3的摻雜濃度的源極區54，其超過了位于源極區54上方的這些鰭40中的每一個鰭中的摻雜濃度。結果在圖4中示出。該遮蔽掩模(參考號50)然后被去除。
[0026]接著，封堵區域12(參考號60)并且在襯底10的區域14中注入(62)p型摻雜物(如，例如，硼)以限定與在區域14中的這些鰭40的第一端接觸的P型源極區64。此注入62可以例如提供具有lX102Qat/cm3至5X102Qat/cm3的摻雜濃度的源極區64，其超過了位于源極區64之上的這些鰭40中的每一個鰭中的摻雜濃度。結果在圖5中示出。該遮蔽掩模(參考號60)然后被去除。
[0027]然后在襯底10中形成淺溝槽隔離(STI)結構70，以將區域12和區域14分離開。STI結構70可以例如包括填充了在襯底1中形成的溝槽的二氧化硅材料。此絕緣材料進一步以層72覆蓋了源極區54和64，以局部地將這些鰭40的底部部分彼此絕緣。局部絕緣層72可以例如具有20nm至30nm的厚度(因此，使每個鰭40的大約35nm至50nm被暴露KSTI結構70可以具有大約200nm的深度。
[0028]然后沉積氮化硅內襯80，以覆蓋這些鰭40。例如，可以使用原子層沉積(ALD)工藝進行該沉積O內襯80可以例如具有2nm至6nm的厚度。結果在圖7中示出。
[0029]接著，封堵區域14(參考號90)，在區域12中將內襯80從這些鰭40處去除(使用任何合適的濕法蝕刻或干法蝕刻技術)以暴露這些鰭40的這些側壁，并且執行在本領域中已知的外延生長工藝以從并且接觸每個鰭40的這些暴露的側壁表面而生長硅或硅鍺(SiGe)柵極結構92。因為在區域12中的這些鰭40是η型的，這些外延地生長