集成電路的制作方法
【技術領域】
[0001 ]本實用新型的實施方式和實施例的模式涉及本領域技術人員已知為縮寫“0ΤΡ”的一次性可編程類型的非易失性存儲器單元，并且更特別地涉及這些存儲器單元的M0S電容器。
【背景技術】
[0002]一次性可編程類型的存儲器單元通常包括例如M0S類型的電容器，在其兩個電極之間具有電介質層并且作為抗熔絲而工作，其狀態以不可逆方式修改，例如通過施加高的編程電壓至存儲器單元而擊穿電介質層，以如此方式使得存儲器單元從非導通狀態轉變為導通狀態，這相當于改變其電阻。
[0003]在先進CMOS技術中，通過外延形成晶體管的抬升源極和漏極區域，晶體管例如平面CMOS晶體管、FinFET晶體管或者制造在絕緣體上襯底上的晶體管，襯底例如FDS0I ( “完全耗盡絕緣體上娃”)類型的襯底。
[0004]絕緣體上硅類型的襯底包括例如由硅或硅合金、諸如硅鍺合金制成的半導體薄膜，位于通常稱作縮寫“BOX” ( “埋設氧化物”)的埋設絕緣層之上，埋設絕緣層自身位于例如半導體阱的載體襯底之上。
[0005]在rosoi襯底中，硅薄膜完完全耗盡(半導體材料是本征的)并且具有幾個納米量級的特別低的厚度。
[0006]抬升源極和漏極區域的使用使其能夠解決可靠性的問題，諸如晶體管的熱載流子可靠性(HC1:熱載流子注入)，以及也能夠解決金屬硅化物的機械回彈性的問題。
[0007]通常，0ΤΡ存儲器單元的M0S電容器通過使用類似方法步驟而與M0S晶體管共同地制造。
[0008]然而，這些外延的抬升區域不會對M0S電容器的性能具有任何影響，關于電介質層的擊穿，以及關于讀取電壓、電容器的泄漏或者這些電特性的其它方面。
【實用新型內容】
[0009]因此，根據本實用新型的實施方式和實施例的一個模式，提出尤其是在讀取電平下改進與M0S晶體管共同制造的M0S電容器的性能，其源極和漏極區域的形成包括在同一S0I(特別是FDS0I)襯底上的半導體材料的外延。
[0010]根據一個方面，提出了一種方法，包括一次性可編程類型的至少一個存儲器單元的制造，至少一個存儲器單元的制造包括在絕緣體上硅類型的襯底的半導體薄膜中和/或上制造M0S電容器，制造M0S電容器包括:
[0011]通過對抵靠在半導體薄膜上并且被絕緣橫向區域側接的絕緣柵極區域的至少部分硅化而形成第一電極區域，以及
[0012]通過對半導體薄膜的位于所述絕緣橫向區域旁邊的區域的硅化而形成第二電極區域，
[0013]之前并未在半導體薄膜的所述區域上進行半導體材料的外延。
[0014]因此，直接對半導體薄膜進行硅化的事實允許對在柵極電介質之下的硅化區域的擴散，因此降低了讀取訪問電阻并且使其能夠施加較低的讀取電壓。
[0015]也改進了電介質的擊穿性能(減小了擊穿電壓和/或減少了擊穿時間)。
[0016]硅化區域是否在電介質層之下接合取決于柵極長度。
[0017]此外，當柵極區域完全硅化時獲得了更好的效果。
[0018]方法可以進一步包括制造至少一個M0S晶體管，至少一個M0S晶體管的源極和漏極區域的形成包括在半導體薄膜上半導體材料的外延。在該情形中，所述第二電極區域的形成包括在所述源極和漏極區域的外延期間由至少一個絕緣層保護所述半導體薄膜的區域。
[0019]襯底可以是完全耗盡的絕緣體上硅類型。
[0020]根據另一方面，提出了一種集成電路，包括絕緣體上硅類型的襯底，襯底具有位于埋設的絕緣層上方的半導體薄膜，包括M0S電容器的一次性可編程類型的至少一個存儲器單元，M0S電容器具有:
[0021]第一電極區域，包括至少部分地硅化并且由絕緣橫向區域側接的柵極區域，
[0022]電介質層，位于柵極區域和半導體薄膜之間，以及
[0023]第二電極區域，包括半導體薄膜的硅化區域，位于所述絕緣橫向區域旁邊并且至少部分地在電介質層之下延伸。
[0024]有利地，半導體薄膜的所述硅化區域可以完全延伸在所述電介質層之下。
[0025]集成電路可以進一步包括具有抬升源極和漏極區域的至少一個M0S晶體管。
[0026]襯底可以例如是完全耗盡的絕緣體上硅類型。
【附圖說明】
[0027]通過審閱實施方式和實施例的完全非限定性模式以及附圖將使得本實用新型的其他優點和特性變得明顯，其中:
[0028]圖1至圖11示意性示出了本實用新型的實施方式和實施例的模式。
【具體實施方式】
[0029]在圖1中，附圖標記1C指代集成電路，其中希望在完全耗盡絕緣體上硅類型的同一半導體襯底10上制造M0S電容器C以及nMOS晶體管TN和pMOS晶體管TP。
[0030]該襯底在此包括半導體薄膜20η和20p，通常具有幾個納米量級的厚度，并且位于由本領域技術人員通常稱作術語“BOX”的埋設氧化物層30上。該埋設氧化物層30通常由二氧化硅制成并且自身位于可以由阱形成的載體襯底40上。
[0031 ]襯底10進一步包括絕緣區域，絕緣區域例如包括淺溝槽50(STI: “淺溝槽隔離”)，其相互隔離了 nMOS晶體管TN、pM0S晶體管TP以及電容器C。
[0032]取決于nMOS或pMOS晶體管的導電類型，半導體薄膜可以由異質材料構成，并且可以采用類型N或類型P的摻雜劑摻雜，或者甚至未摻雜。電容器C在此位于與nMOS晶體管所使用相同類型的薄膜上。自然，其也能夠位于與PM0S晶體管所使用相同類型的薄膜上。
[0033]如圖1中所示，通過有利地包括具有大電介質常數K的材料(“高K”材料)的電介質層0X與襯底10絕緣的柵極區域G首先以本身已知的常規方式形成在襯底10上方。
[0034]柵極區±或6包括例如在層0X上方的多晶硅層。
[0035]在此進行的是稱作“柵極優先(gatefirst)”類型的架構，因為在制造抬升源極和漏極區域之前形成柵極區域G。
[0036]例如由氮化硅制成的硬掩模層HM保護每個柵極區域G免受現在將描述的后續步驟。
[0037]首先例如通過通常由本領域技術人員已知為縮寫“ALD”的原子層沉積而執行包括第一絕緣材料的第一層1的共形沉積。該第一絕緣材料可以例如是氮化硅，并且其厚度例如是10nm的量級。
[0038]為了制造nMOS晶體管TN的抬升源極和漏極區域，由通過光刻常規地形成的樹脂塊RP1保護晶體管TP和電容器C，如圖2中所示。
[0039]接著，執行第一層1的第一各向異性刻蝕(圖3)以便于暴露半導體薄膜20η并且在nMOS晶體管ΤΝ的絕緣柵極區域G的側面形成第一絕緣層CI1。該向下至硅層的選擇性各向異性刻蝕可以是本領