半導體裝置及半導體裝置的制造方法
【技術領域】
[0001]本發明涉及半導體裝置及半導體裝置的制造方法。
【背景技術】
[0002]以往，出于功率半導體元件的高可靠性化、小型化以及低成本化的目的，公知有將縱向型功率半導體元件和構成該縱向型功率半導體元件的控制保護用電路(電路部)的橫向型半導體元件設置在相同的半導體基板(半導體晶片)上的功率半導體裝置(例如，參照下述專利文獻1、2)。對于以往的半導體裝置的結構，舉例說明將輸出段用的縱向型η溝道功率M0SFET(Metal Oxide Semiconductor Field Effect Transistor:絕緣棚.型場效應晶體管)和控制電路用的橫向型CMOS(Complementary M0S:互補型M0S)設置于相同的半導體基板上的功率半導體裝置。
[0003]圖25是表示以往的半導體裝置的結構的剖視圖。圖25所示的半導體裝置是設置了溝槽柵結構的縱向型MOSFET作為輸出段用的縱向型η溝道功率MOSFET 121的功率半導體裝置的一個例子。另外，圖25中僅示出了互補連接而構成控制電路用的橫向型CMOS的橫向型P溝道MOSFET 122和橫向型η溝道MOSFET中的橫向型P溝道MOSFET 122(圖26?29也相同)。在縱向型η溝道功率MOSFET 121中，η—型半導體層102作為漂移區發揮作用。在η—型半導體層102的內部選擇性地設置有P型基區106。在P型基區106的內部分別選擇性地設置有η+型源區107和P+型擴散區108。
[0004]P+型擴散區108作為接觸區發揮作用，所述接觸區借由在深度方向貫通層間絕緣膜109并到達P+型擴散區108的接觸孔IlOa而連接到源電極110，并且將η+型源區107和源電極110進行電連接。另一方面，在構成橫向型CMOS的橫向型P溝道MOSFET 122中，n-型半導體層102作為基區發揮作用。在η—型半導體層102的內部分別選擇性地設置有P+型源區112和P+型漏區113。？+型源區112和P+型漏區113是P+型擴散區(Psd:源區/漏區)，該P+型擴散區通過將隔著柵極絕緣膜114設置在η—型半導體層102上的柵電極115作為掩模并通過離子注入分別自對準地形成于柵電極115的兩端部，并且雜質濃度比較高。
[0005]P+型源區112借由在深度方向貫通層間絕緣膜109而到達P+型源區112的接觸孔116a連接到作為金屬布線層的源電極116，成為橫向型P溝道MOSFET 122的源極端子。p+型漏區113借由在深度方向貫通層間絕緣膜109而到達P+型漏區113的接觸孔117a連接到作為金屬布線層的漏電極117，成為橫向型P溝道MOSFET 122的漏極端子。符號101、103?105、111分別為縱向型η溝道功率MOSFET 121的η+型半導體層(漏區)、溝槽、柵極絕緣膜、柵電極以及漏電極。符號120為L0C0S(Local Oxidat1n of Silicon:娃局部氧化)膜。
[0006]接下來，對圖25所示的以往的半導體裝置的制造方法進行說明。圖26?29是表示以往的半導體裝置的制造過程中的狀態的剖視圖。首先，如圖26所示，在將n+型半導體層101和η—型半導體層102層疊而成的半導體晶片的正面側(η—型半導體層10兩側)的縱向型η溝道功率MOSFET 121的形成區域形成由P型基區106、η+型源區107、溝槽103、柵極絕緣膜104以及柵電極105構成的MOS柵(由金屬-氧化膜-半導體構成的絕緣柵)結構。接著，隔著柵極絕緣膜114在半導體晶片的正面上的橫向型p溝道MOSFET 122的形成區域形成柵電極115。
[0007]接下來，在半導體晶片的正面上形成從橫向型P溝道MOSFET122的與p+型源區112的形成區域對應的部分到與P+型漏區113的形成區域對應的部分為止開口的抗蝕掩模131。接下來，將抗蝕掩模131和柵電極115作為掩模并進行P型雜質的離子注入132，在柵電極115的兩端部分別自對準地形成作為P+型源區112和P+型漏區113的P型擴散區(Psd)。然后，在除去抗蝕掩模131后，通過熱處理使作為P+型源區112和P+型漏區113的P型擴散區擴散。
[0008]接下來，如圖27所示，形成縱向型η溝道功率MOSFET121的與ρ+型擴散區108的形成區域對應的部分開口的抗蝕掩模133。接下來，將抗蝕掩模133作為掩模，并進行P型雜質的離子注入134，在P型基區106的內部形成P+型擴散區108。然后，在除去抗蝕掩模133后，通過熱處理使P+型擴散區108擴散。接下來，如圖28所示，在半導體晶片的正面上形成層間絕緣膜109。接下來，在層間絕緣膜109上形成與接觸孔110a、116a、117a的形成區域對應的部分開口的抗蝕掩模13 5。符號13 5a為抗蝕掩模13 5的開口部。
[0009]接下來，將抗蝕掩模135作為掩模，對層間絕緣膜109進行蝕刻，形成接觸孔110a、116a、117a。接下來，如圖29所示，在除去抗蝕掩模135后，以埋入接觸孔110a、116a、117a的方式形成由鋁(Al)構成的金屬布線層。接下來，將該金屬布線層圖案化，并使縱向型η溝道功率MOSFET 121的成為源電極110的部分和橫向型ρ溝道MOSFET 122的成為源電極116和漏電極117的部分保留。接下來，在整個半導體晶片的背面(η+型漏區側的表面)形成縱向型η溝道功率MOSFET 121的作為漏電極的背面電極111。之后，通過將半導體晶片切割(切斷)成各自的芯片狀，完成圖25所示的以往的半導體裝置。
[0010]作為縱向型MOSFET單體的制造方法，提出了將MOS型晶體管的接觸孔作為掩模進行離子注入而形成高濃度擴散區的方法(例如，參照下述專利文獻3)。另外，作為縱向型MOSFET單體的另一個制造方法，提出了如下的方法。在η—型外延層形成有作為背柵區的ρ+型擴散層和作為漏區的η+型擴散層。在作為背柵區的ρ+型擴散層形成有作為源區的η++型擴散層和P++型擴散層。P++型擴散層通過基于接觸孔的形狀，利用兩次離子注入工序而形成，并調整其表面部和深部的雜質濃度(例如，參照下述專利文獻4)。
[0011]現有技術文獻
[0012]專利文獻
[0013]專利文獻1:日本特開2002-359294號公報
[0014]專利文獻2:日本特開2000-091344號公報
[0015]專利文獻3:日本特開2002-057333號公報
[0016]專利文獻4:日本特開2007-067127號公報
【發明內容】
[0017]技術問題
[0018]然而，對上述的將縱向型功率半導體元件和電路部設置在相同的半導體基板上的功率半導體裝置要求小型化以及低成本化。為了應對該要求，雖然正在研究利用電路部(縱向型功率半導體元件的控制保護用電路)的微細化和通過每單位面積的導通電阻(RonA)減少帶來的縱向型功率半導體元件的微細化而實現的芯片尺寸的縮小化，但產生了如下的問題。
[0019]為了使電路部微細化，在減少構成控制電路用的橫向型CM O S的橫向型ρ溝道MOSFET 122的接觸尺寸(金屬布線層和ρ+型擴散區的接觸面積)的情況下，金屬布線層和ρ+型擴散區(即源電極116和ρ+型源區112以及漏電極117和ρ+型漏區113)的接觸電阻(即導通電阻)上升等、金屬布線層和半導體部的接觸性會惡化。因此，為了使電路部微細化，需要用于改善橫向型P溝道MOSFET 122的金屬布線層和半導體部的接觸性的對策，但會產生工序成本增大的新問題。
[0020]另一方面，在縱向型η溝道功率MOSFET121中，如上所述使用抗蝕掩模133而形成ρ+型擴散區108的情況下，產生了如下的問題。圖30?32是在以往的半導體裝置的制造過程中產生了掩模偏移的狀態的剖視圖。如圖30所示，用于形成ρ+型擴散區108的抗蝕掩模133的開口部133a的位置從預定位置偏移的情況下(在圖30中如空心箭頭所示向右側的掩模偏移)，P+型擴散區108基于抗蝕掩模133的偏移量形成在比預定位置更為偏移的位置。
[0021]并且，如圖31所示，用于形成接觸孔11Oa的抗蝕掩模135的開口部135a的位置在與抗蝕掩模133的開口部133a偏移的方向相反的方向上偏移的情況下(圖31中如空心箭頭所示向左側的掩模偏移)，在與P+型擴散區108分開的位置形成有接觸孔110a。此時，可能發生由于掩模偏移的程度不同而P+型擴散區108不從接觸孔IlOa露出的情況下。在該情況下，如圖32所示，由于源電極110(金屬布線層)和ρ+型擴散區108不接觸(符號141表示的部分)，所以金屬布線層和半導體部的接觸性惡化。
[0022]因此，為了使源電極110和ρ+型擴散區108接觸，需要利用確保了用于形成ρ+型擴散區108的抗蝕掩模133和用于形成接觸孔IlOa的抗蝕掩模135的偏移的幅度的元件尺寸進行元件設計。具體而言，例如需要將接觸孔IlOa的寬度(溝槽103并列方向的寬度，以下簡稱為寬度)設為加和相對于掩模偏移的幅度后得到的較大的寬度。然而，特別是在單元節距、接觸尺寸小的溝槽柵結構的縱向型MOSFET中，確保相對于掩模偏移的幅度是促進進一步微細化的障礙。
[0023]本發明為了消除上述現有技術帶來的問題，目的在于提供一種金屬布線層和半導體部的接觸性好，并且能夠實現微細化的半導體裝置及半導體裝置的制造方法。
[0024]技術手段
[0025]為了解決上述的課題，實現本發明的目的，本發明的半導體裝置是在相同的半導體基板上具備縱向型半導體元件和橫向型半導體元件的半導體裝置，具有以下的特征。上述縱向型半導體元件具有:第二導電型的第一半導體區域、第一導電型的第二半導體區域、第二導電型的第一擴散區、第一柵極絕緣膜以及第一柵電極。上述第一半導體區域選擇性地設置于構成第一導電型的半導體層的上述半導體基板的一個面的表面層。上述第二半導體區域選擇性地設置于上述第一半導體區域的內部。上述第一擴散區選擇性地設置于上述第一半導體區域的內部。上述第一擴散區的雜質濃度比上述第一半導體區域的雜質濃度高。上述第一柵極絕緣膜在上述半導體層與上述第二半導體區域之間與上述第一半導體區域接觸。上述第一柵電極與上述第一柵極絕緣膜接觸。上述橫向型半導體元件具有:第二導電型的第三半導體區域、第二導電型的第四半導體區域、第二導電型的第二擴散區、第二導電型的第三擴散區、第二柵極絕緣膜以及第