異質層器件的制作方法
【技術領域】
[0001 ]實施例涉及晶格失配的半導體器件。
【背景技術】
[0002]例如，通過在元素硅(Si)襯底上生長高質量的m-V族半導體或在Si襯底上生長高質量的IV族半導體，可以實現各種電子和光電器件。能夠實現m-v族或IV族材料性能優點的表面層可以支撐各種高性能電子器件，例如由極高迀移率材料制造的CMOS和量子阱(QW)晶體管，所述極高迀移率材料例如是，但不限于銻化銦(InSb)、砷化銦(InAs)、鍺(Ge)和硅鍺(SiGe)。諸如激光器、探測器和光生伏打器件的光學器件以及電子器件也可以由各種其它直接帶隙材料制造，例如，但不限于砷化鎵(GaAs)和砷化銦鎵(InGaAs)。
[0003]然而，在Si襯底上生長m-v族和IV族材料提出了許多挑戰。m-v族半導體外延(EPI)層和Si半導體襯底之間或IV族半導體EPI層和Si半導體襯底之間的晶格失配、極性-非極性失配和熱失配產生了晶體缺陷。在EPI層和襯底之間的晶格失配超過幾個百分比時，失配引起的應變變得過大，在EPI層中產生缺陷。一旦膜厚大于臨界厚度(S卩，在這個厚度以下膜充分應變，在這個厚度以上部分弛豫)，就通過在膜和襯底界面處以及在EPI膜中生成失配位錯使應變得到弛豫。EPI晶體缺陷的形式可以是線位錯、堆垛層錯和孿晶。許多缺陷，尤其是線位錯和孿晶，往往會傳播到制造半導體器件的“器件層”中。通常，缺陷發生的嚴重程度與m-v族半導體和Si襯底或IV族半導體和Si襯底之間的晶格失配量相關。
【附圖說明】
[0004]本發明實施例的特征和優點將從所附權利要求、一個或多個示例實施例的以下【具體實施方式】和對應附圖而變得顯而易見，在附圖中:
[0005]圖1-4描繪了常規層轉移過程；
[0006]圖5-8描繪了本發明的實施例中利用單次光刻和單次構圖步驟來制造異質溝道器件的過程；
[0007]圖9-15描繪了本發明實施例中用于垂直異質溝道器件制造的過程;并且圖16-22描繪了本發明實施例中用于共軛柵極器件制造的過程。
【具體實施方式】
[0008]現在將參考附圖，其中可以為類似結構提供類似的下標參考指示。為了更清晰地示出各實施例的結構，本文包括的附圖是半導體/電路結構的圖解表示。于是，例如，顯微照片中所制造集成電路結構的實際外觀可能顯得不同，不過仍然結合了圖示實施例的所主張結構。此外，附圖可以僅示出對理解圖示實施例有用的結構。可能不包括現有技術中已知的額外結構，以保持附圖清晰。例如，未必示出了半導體器件的每個層。“實施例”、“各實施例”等表示這樣描述的實施例可以包括特定特征、結構或特性，但并非每個實施例必然包括特定特征、結構或特性。一些實施例可以具有針對其它實施例描述的一些、全部特征或沒有任何特征。“第一”、“第二”、“第三”等描述公共對象，指出正在指稱的相似對象的不同實例。這樣的形容詞并不暗示這樣描述的對象必須要在時間、空間、排列或任何其它方式上處于給定順序。“連接”可以表示元件彼此直接物理或電接觸，“耦合”可以表示元件彼此協作或交互作用，但它們可以直接物理或電接觸或不接觸。而且，盡管可能使用相似或相同數字在不同附圖中指示相同或相似部分，但這樣做并非表示包括相似或相同數字的所有圖都構成單一或相同實施例。
[0009]一種用于管理晶格失配的常規技術包括高寬比捕集(ART)13ART基于以特定角度向上傳播的線位錯。在ART中，在具有足夠高高寬比的第一半導體(SI)中制造溝槽，使得位于溝槽中的第二半導體(S2)中的缺陷終止于溝槽的側壁，終點以上的任何層都沒有缺陷。溝槽可以包括或不包括阻擋部。
[0010]管理晶格失配結構中的缺陷的另一種常規技術涉及沉積厚緩沖層(例如，0.5或更多微米厚)，緩沖層橋接SI襯底和相關層(例如，包括m-V族材料的S2器件層)之間的晶格常數差異。在這樣的常規技術中，使用復雜的退火和組分梯度工藝在厚的緩沖層之內將缺陷“彎折”到彼此中，從而使缺陷煙沒。許多厚緩沖層技術耗時很久，成本高昂，包括緩沖層不希望有的表面粗糙度，最低缺陷密度仍然很高。
[0011]此外，隨著縮放發展以及器件變得越來越小，可用于溝槽或阱的空間在變小。然而，緩沖層可能不容易縮放。因此，可能需要將緩沖層與ART結構耦合。盡管ART能夠減小必要的過渡層/緩沖層厚度，但ART結構自身需要非常高的高寬比構圖。隨著縮放的進展，制造極高高寬比結構變得更加困難，因為可用于該結構(例如，溝槽)的空間對于更小器件而言受到限制。而且，盡管有一些族的材料具有非常類似的晶格常數(例如，鍺和砷化鎵)，但不使用緩沖層(或使用小緩沖層)通過異質方式將這些材料彼此集成在一起仍然僅取得有限的成功。
[0012]除了基于ART和緩沖層的技術之外，可以通過層轉移工藝解決晶格常數差異極大的材料的異質集成。然而，層轉移也有缺點。
[0013]例如，為了設計器件，需要自由度以訪問被轉移的供體層和/或接收供體層的接收層。圖1有助于圖示這個問題。在圖1中，N層(具有大部分電子載流子)105在層間電介質(ILD) 104(例如，ILD厚度可以薄到1nm或更小)上，ILD在P層(具有大部分空穴載流子)103上，P層在ILD 102上，ILD 102在另一層，例如襯底101 (或某個其它層)上。于是，圖1具有一個專用于P型器件的層(層103)和另一個專用于N型器件的層(層105)。
[0014]然而，P層103現在被ILD 104和轉移層105覆蓋，由此使得處理層103更困難(例如，在層103中形成開關器件，例如二極管和晶體管更困難)。例如，晶體管需要獨立的源極、漏極和柵極控制。因此，如果晶體管位于掩埋層103中以及層105中，至少三個連接部或接觸部必須要由金屬互連(未示出)制成，到達用于N器件的轉移層105，并通過轉移層105，到達用于P器件的掩埋層或接收層103。然而，除非轉移層被去激活，穿過層105的接觸部可能在層105中在向層103中的P器件提供電力的路徑上導致短路或其它電氣問題。
[0015]如圖2所示，一種選擇是在進行針對上層的層轉移之前完成下方的器件層(包括本地互連的器件制造)。例如，在襯底210上形成P層203和ILD層202、204之后，可以形成接觸部210以接近(access#層203中的源極/漏極節點之一，接觸部211可以被形成為用于P層203中的溝道的柵極，接觸部212可以被形成為接近P層203中源極/漏極節點的另一個。
[0016]然后，如圖3所示，可以轉移上方的N層205。在圖4中，可以開始進行N器件形成，從而可以形成接觸部213以接近N層205中的源極/漏極節點之一，可以將接觸部214形成為用于N層205中溝道的柵極，可以形成接觸部215以接近P層205中源極/漏極節點的另一個。然而，這樣使得光刻和構圖步驟數量加倍(即，一系列步驟對N器件構圖，另一系列步驟對P器件構圖)，這樣的成本效率較低。
[0017]相反，實施例允許以類似于常規共面處理的方式選擇性接近掩埋和/或轉移層。在實施例中，通過單次光刻和構圖在基礎/接收層(例如，層103)和轉移層(例如，層105)兩者上“同時”制造器件(例如，P型金屬氧化物半導體(PMOS)和N型金屬氧化物半導體(WOS)器件)。通過“同時”進行，該過程可以允許同時或以某種交疊形成柵極211、214(例如，未必同時開始和結束柵極形成，但允許形成柵極有一些交疊)ο在實施例中，如下所述，在柵極處理(或某種其它接觸部處理)期間，可以選擇性蝕刻或電短接(“短接”)不必要的溝道，以去激活不必要的溝道。
[0018]在實施例中，最終產品沒有額外的互連層(例如層204中的互連210、211、212)。于是，盡管有異質溝道集成，但結果未(或最小程度)增加掩模數量。
[0019]圖5-8描繪了本發明的實施例中利用單次光刻和單個構圖步驟來制造異質溝道器件的過程。該過程利用單次光刻和單次構圖步驟實現了異質溝道器件的制造。
[0020]圖5包括ILD506、N層505、ILD 504、P層503、ILD 502和襯底(或一些其它層)501。這包括溝道層堆疊，因為它包括層503、505，將用于形成諸如開關器件(例如，二極管、晶體管等)等器件。這種堆疊可以位于絕緣體部分507、508(例如，淺溝槽隔離(STI)氧化物等)之間，它們形成于更大器件堆疊部分之內，以形成圖5中所示的部分。
[0021]圖6描繪了柵極構圖，由此(例如，通過ILD特有的蝕刻)形成孔洞521、522。圖7描繪了對溝道部分的選擇性去除。具體而言，去除N層505的一部分并去除P層503的一部分。這便于圖8中的柵極形成，從而在層505中的N溝道564的頂表面和底表面上形成柵極511，在層503中的P溝道561的頂表面和底表面上