不具有馳豫襯底的nmos和pmos應變器件的制作方法
【專利說明】不具有馳豫襯底的NMOS和PMOS應變器件
【背景技術】
[0001] 典型的金屬氧化物半導體場效應晶體管(M0SFET)可以包括半導體(例如，硅）、用 于接觸源極區和漏極區的電極以及用于接觸或耦合柵極的電極。FinFET為圍繞從板形襯底 向上延伸的半導體材料的薄帶(通常被稱作鰭）構建的M0SFET。鰭的一端為源極區，而鰭的 相反一端為漏極區。鰭的中間區域形成由柵極電介質和柵極電極覆蓋的溝道區。器件的導 電溝道存在于鰭的在柵極電介質下方的外側上。具體而言，電流沿著鰭的兩個側壁(與襯底 表面垂直的側)并且在鰭的兩個側壁內流動，并且沿著鰭的頂部（與襯底表面平行的側)流 動。因為這樣的構造的導電溝道基本上沿著鰭的三個不同的外平面區存在，所以這樣的 FinFET有時被稱作三柵極FinFET。其它類型的FinFET構造也可用，例如，所謂的雙柵極 FinFET，其中，導電溝道首要地只沿著鰭的兩個側壁(并且不沿著鰭的頂部)存在。互補型金 屬氧化物半導體(CMOS)具有雙鰭，一個鰭用于p型晶體管(PM0S)，并且另一鰭用于n型晶體 管(NM0S)。雙鰭被例如集成電路上的絕緣氧化層隔開。這樣的基于鰭的晶體管上的載流子 迀移率仍然可以被改善。
【附圖說明】
[0002] 在附圖中通過示例的方式并且不是通過限制的方式圖示了本文所描述的材料。為 圖示的簡單和清晰起見，附圖中圖示的元素不必按比例繪出。例如，為清晰起見，可以相對 于其它元素而夸大一些元素的維度。此外，在認為適當的地方，在附圖中重復參考標記以指 示對應或類似的元素。在附圖中：
[0003] 圖1為雙互補型金屬氧化物半導體器件的上層透視圖；
[0004] 圖2-6為隨著特定制造操作的執行的示例性晶體管的截面圖；
[0005] 圖7為制造 p型和n型晶體管的流程圖；
[0006] 圖8為使用應變層來制造晶體管的鰭的流程圖；
[0007] 圖9-11隨著特定制造操作的執行的其它示例性晶體管的截面圖；
[0008] 圖12-15隨著特定制造操作的執行的示例性晶體管的截面圖；
[0009] 圖16為使用擴散來制造晶體管的鰭的流程圖；
[0010] 圖17-20為示出用于孤立的和嵌套的晶體管兩者的電流中和垂直方向中的模擬應 力的圖形；
[0011] 圖21-22為示出用于孤立的和嵌套的晶體管兩者的不同晶格面的Si層中的電子迀 移率和占用率的圖形；
[0012] 圖23為采用在晶體管的鰭上具有包覆層的晶體管的集成電路的移動計算平臺的 示意圖；并且
[0013]圖24為全部根據本公開內容的一些實施方式布置的計算裝置的功能框圖。
【具體實施方式】
[0014]現在參考附圖描述了一個或多個實施方式。盡管討論了特定構造和布置，但是應 該理解這么做只是為了說明性目的。相關領域的技術人員將意識到的是，可以在不脫離本 說明書的精神和范圍的情況下采用其它構造和布置。對相關領域的技術人員將顯而易見的 是，可以在除了本文所描述的內容之外的多個其它系統和應用中采用本文所描述的技術 和/或布置。
[0015] 在以下【具體實施方式】中參考形成其一部分的附圖，其中，相同的標號可以自始至 終指代相同的部分以指示對應或類似的元素。將意識到的是，為了圖示的簡單和/或清晰， 附圖中所圖示的元素不必按比例被繪出。例如，為了清晰起見，可以相對于其它元素而夸大 元素中的一些元素的維度。此外，要理解的是，在不脫離所要求主題的范圍的情況下，可以 利用其它實施方式，并且可以做出結構和/或邏輯的變化。應該注意的是，諸如上、下、頂、底 等的方向或參考可以用于便于附圖的討論并且不旨在限制所要求主題的應用。因此，不應 以限制性的意義來理解以下【具體實施方式】，并且由附屬權利要求及其等價物來界定所要求 的主題。
[0016] 在以下描述中，闡述了許多細節，然而，對于本領域的技術人員將顯而易見的是， 可以無需這些具體細節來實踐本發明。在一些實例中，以框圖的形式而非詳細地示出了公 知的方法和器件，以免使本發明模糊不清。在整個本說明書中對"實施方式"或"在一個實施 方式中"的參考表示結合該實施方式描述的特定特征、結構、功能或特性被包括在本發明的 至少一個實施方式中。因此，在整個本說明書中各處出現的短語"在實施方式中"未必指本 發明的相同實施方式。此外，在一個或多個實施方式中，可以通過任何合適的方式來組合特 定的特征、結構、功能或特性。例如，可以在兩個實施方式沒有被規定為相互排斥的任何情 況下，將第一實施方式與第二實施方式組合。
[0017] 可以在本文中使用術語"耦合"和"連接"連同其派生詞來描述部件之間的功能關 系。應該理解的是，這些術語并非意在彼此同義。相反，在【具體實施方式】中，可以使用"連接" 來指示兩個或更多個元素彼此直接物理或電接觸。可以使用"親合"表示兩個或更多個元素 彼此直接或間接(在它們之間具有其它中介元素)物理或電接觸，和/或兩個或更多個元素 彼此合作或交互(例如，如因果關系中那樣）。
[0018] 如本文中使用的術語"之上"、"之下"、"之間"、"上"等指一個材料層或部件關于其 它層或部件的相對位置。例如，設置于另一層之上或之下的一層可以直接與另一層接觸，或 者可以具有一個或多個中介層。此外，設置于兩層之間的一層可以直接與這兩層接觸，或者 可以具有一個或多個中介層。與之對照，第二層"上"的第一層與第二層直接接觸。類似地， 除非明確聲明，否則設置在兩個特征之間的一個特征可以與鄰近的特征直接接觸，或者可 以具有一個或多個中介層。此外，除非聲明，否則術語"之下"或"之上"或"下"或"上"和/或 涉及相對位置的類似術語旨在表示部件之間的內部相對位置，并且不必表示相對于地面向 上或向下。
[0019]下文關于不具有弛豫襯底的n型和p型金屬氧化物半導體(匪0S和PM0S)器件描述 了器件、微處理器、裝置、計算平臺以及方法。
[0020] 許多半導體器件具有p型和n型鰭兩者，這兩者可以或可以不在晶片上相對地靠近 彼此放置。一個這樣的示例為互補型金屬氧化物半導體(CMOS)器件，其可以具有包括由絕 緣層隔開的與n型鰭鄰近的p型鰭的雙鰭。當嘗試增大兩個鰭類型的有效性時發生困難，因 為P型鰭與n型鰭具有不同的特性。例如鍺(Ge)通常用于增大p型鰭上的空穴迀移率，但是可 以降低n型鰭上的電子迀移率，等等。因此，期望不同地處理p型鰭與n型鰭。
[0021] 當向鰭施加應變包覆層時，該問題可能產生。應變包覆層可以沉積在鰭上以增大 電荷載流子在鰭的外壁與柵極電介質之間的界面處的迀移率，這可以增大半導體器件可以 操作的速度，從而增強性能并且降低能量消耗。當材料假晶地生長在鰭(在本文中被稱作內 核或半導體主體)上時，應變包覆層形成，并且內核和包覆層具有不同的晶格常數。內核與 包覆層之間的晶格常數的差使得內核和包覆層兩者為應變的。各自的應變量和應變方向由 它們的厚度、相對剛度、它們的自由表面的位置以及所沉積的包覆層材料和下層鰭內核之 間的晶格失配度來確定。
[0022] 為了獲取高的載流子迀移率，另一目標為形成（110)晶體朝向面向晶體管上的溝 道流向的鰭和包覆層。晶體管或半導體器件通常使用具有（100)表面(或換言之，被暴露并 且面向上的（100)表面，用于在該表面上直接沉積其它層）的晶片作為器件的基。在該情況 下，弛豫層的材料可以沉積在晶片上以形成鰭，并且可以具有正確的（110)朝向，這反過來 可以被假晶地生長的包覆層采用。然而，形成鰭的材料的弛豫，可能需要沉積多個緩沖層或 縱橫比俘獲(ART)來控制產生缺陷的弛豫。該工藝可能相對復雜、耗時并且昂貴。因此，期望 以下方式:為匪0S和PM0S器件提供不同的包覆層，并且為NM0S和PM0S層兩者提供具有高迀 移率和驅動電流的應變層，而無需使用初始應變層。
[0023] 可以使用具有（110)表面和適當的應變層的晶片來解決上文提及的困難。在具有 (110)面向上的表面或頂表面的情況下，（110)晶體朝向還面向溝道流向，并且將（100)側壁 表面放置在鰭上。盡管通常而言（110)表面不被視為對于PM0S器件有利，但是在本文中提供 的應變克服了該缺點。在這樣的（110)晶片上生長的初始地應變的（或換言之，非弛豫的)鰭 內核將符合與晶片相同或相似的朝向。匪0S鰭還具有Si包覆，并且PM0S鰭可以具有不同深 度的相似包覆或不同材料的包覆層，這導致高的電子和空穴運輸。PM0S還可以由內核層構 成，并且包覆只用于NM0S的情況。
[0024] 更具體而言，半導體器件可以具有通過一個示例形成在半導體襯底上的n型和p型 半導體主體或鰭兩者。兩種類型的半導體主體可以由諸如鍺硅(SiGe)的初始地應變的半導 體材料形成。然后，可以至少在n型半導體主體之上或上，提供硅（Si)包覆層。在一個示例 中，可以由晶片或襯底的Si外延來形成半導體主體的下部。通過一個方式，可以通過在Si晶 片上毯式沉積應變的(或換言之，非弛豫的）SiGe層來形成由應變SiGe形成的半導體主體的 上部，并且然后蝕刻穿過SiGe層并且蝕刻到Si層中以形成具有下部和上部的半導體主體或 鰭。通過不同的方式，整個半導體其可以初始地由硅形成，并且然后，半導體鰭的上部可以 用SiGe擴散以將上部變形為大體上初始地應變的SiGe部分。作為該工藝的至少部分的對p 型半導體主體的覆蓋允許p型半導體主體具有包括Si內區或內核以及外SiGe層或包覆的不 同上部。Si包覆層可以放置在n型半導體主體或n型和p型半導體主體兩者之上。
[0025] 參考圖1，本文所描述的各個實施方式克服了上文所提及的困難，并且在一個圖示 示例中，集成電路可以具有包括半導體主體102和104(也稱作半導體鰭、鰭部或內核）的半 導體器件100。半導體主體102和104可以形成在半導體襯底106上，例如，硅（Si)、鍺硅 (SiGe)或m-V族襯底上。半導體主體102和104可以包括直接從襯底106延伸的下部108和 109。半導體主體102和104還可以包括由應變SiGe組成的上部110和112。在該示例中，半導 體主體102為p型的，并且半導體主體104為n型的。
[0026] n型半導體主體104可以具有晶格常數小于n型半導體主體104的晶格常數的Si的 包覆層116^型半導體主體104可以不具有包覆層，或者可以具有在p型半導體主體102之上 的可以由SiGe形成的包覆層104,或者可以具有SiGe的中間層以及外Si包覆層。
[0027] 可以使用諸如p型半導體鰭102和n型半導體鰭104的非平面finFET晶體管主體來 形成半導體器件100。半導體器件100可以形成在體結晶襯底上，例如，體硅襯底上，或者它 可以形成在絕緣體上半導體(SOI)襯底上。鰭可以布置為晶片上的許多不同朝向。因此，在 一個形式中，具有相同的載流子電荷的鰭可以集合在一起，或者替代地，具有不同載流子電 荷的鰭可以如互補型金屬氧化物半導體器件(CMOS)以一個n型鰭鄰近一個P型鰭的方式交 替或成對。在集成電路內，半導體器