線路結構及其制法
【技術領域】
[0001] 本發明有關一種線路結構，尤指一種能防止外層線路上的鈍化層脫層的線路結 構。
【背景技術】
[0002] 隨著電子產業的蓬勃發展，許多高階電子產品都逐漸朝往輕、薄、短、小等高集積 度方向發展，封裝技術的演進，晶片的封裝技術也越來越多樣化，半導體封裝件的尺寸或體 積亦隨之不斷縮小，藉以使該半導體封裝件達到輕薄短小的目的。
[0003] 覆晶技術具有縮小晶片封裝面積及縮短訊號傳輸路徑等優點，目前已經廣泛應 用于晶片封裝領域，例如晶片尺寸構裝（Chip Scale Package, CSP)、晶片直接貼附封裝 (Direct Chip Attached, DCA)以及多晶片模組封裝（Multi - Chip Module, MCM)等型態的 封裝模組，均可以利用覆晶技術而達到封裝的目的。
[0004] 然而，在覆晶封裝制程中，由于晶片與線路基板的熱膨脹系數的差異甚大，因此晶 片外圍的凸塊無法與線路基板上對應的接點形成良好的接合，使得凸塊可能自線路基板上 剝離。另一方面，隨著積體電路的積集度的增加，由于晶片與線路基板之間的熱膨脹系數不 匹配（mismatch)，其所產生的熱應力（thermal stress)與翹曲（warpage)的現象也日漸嚴 重，其結果將導致晶片與線路基板之間的電性連接可靠度（reliability)下降，并且造成 信賴性測試的失敗。
[0005] 為了解決上述問題，現有具半導體基材的堆迭封裝結構中，采用半導體基材制作 線路基板的制程，其中由于半導體基材與晶片的材質接近，因此可以有效避免熱膨脹系數 不匹配所產生的問題。
[0006] 除了藉由熱膨脹系數較近的材質做為基板材料避免前述問題外，于現有具半導體 基材的堆迭封裝結構中，為直接將半導體晶片接置于線路基板，其半導體封裝結構面積可 更加縮小，舉例而言，一般線路基板最小的線寬/線距只可做到12/12 y m，而當半導體晶片 10數增加時，以現有的線路基板的線寬/線距并無法再縮小，所以須加大線路基板面積以 提高布線密度，方可接置高10數的半導體晶片。
[0007] 參閱圖1的現有具半導體基材的堆迭封裝結構1，可知現有具半導體基材的堆迭 封裝結構將半導體晶片13接置于一具有娃導通孔（Through silicon via, TSV)的娃中介 板11 (Through silicon interposer, TSI)上，經由該娃中介板11當作一轉接板，以將半導 體晶片13電性連接至線路基板10上，此乃因為該硅中介板11可以半導體制程做出3/3 ym 或以下的線寬/線距，所以當半導體晶片13具有較高10數時，該硅中介板11面積已足夠 連接該半導體晶片13。此外，由于該硅中介板11的細線寬/線距特性，使電性傳輸距離較 短，因此相較于將該半導體晶片13直接接置于線路基板10,將該半導體晶片13連接于該硅 中介板11的電性傳輸速率與效率更高。
[0008] 然而，由于該硅中介板的制程中須先于硅晶圓中構成電性絕緣區，經切割后方可 形成該硅中介板（TSI die)，始可與半導體晶片13接置，再行接置于線路基板10上，而形成 如圖1所示的結構。
[0009] 此外，為達到細間距的目的，于晶片或硅中介板間通常會形成線路重布結構 (RDL)，的重新配線并改變晶片原線路中原本的接點位置（I/O)，使晶片能應用于不同的元 件模組。線路重布結構通常由絕緣層與線路層相互堆迭而成，通常為保護如晶片表面、線路 重布結構（RDL)或娃中介板最外層的線路層，于該些位于表面或最外層的線路層上施加一 層鈍化層（Passivation layer)，用于保護該些位于表面或最外層的線路層。
[0010] 請參閱圖1A至圖1C，其為位于線路重布結構中最外層的線路層施加鈍化層的制 法示意圖。
[0011] 如圖1A及圖1A'所示，以線路重布結構中最外側的線路層為例，于現有線路結構2 中，該線路層21形成于一絕緣層20上，該線路層與絕緣層的關系如圖1A所示，其中，圖1A 以沿圖1A'第A-A剖面線切割的局部示意圖。
[0012] 如圖1B所示，于該線路層21上形成鈍化層22,該鈍化層22由氧化硅子層 (Si0 2)220與氮化硅子層（Si3N4)222所組成。
[0013] 然而，由于形成該線路層21的材質為銅，使該線路層21與鈍化層22之間的熱膨 脹系數（CTE)不同，在后續覆晶植球制程中，需要經過多次高溫制程，導致該線路層21與鈍 化層22之間發生脫層現象，造成良率降低。
[0014] 因此，如何克服上述現有技術的問題，改善線路層與鈍化層間熱膨脹系數不同而 導致脫層問題，提升產品良率，實為業界迫切待開發的方向。
【發明內容】
[0015] 鑒于上述現有技術的缺失，本發明提供一種線路結構及其制法，以提升整體線路 結構的良率。
[0016] 本發明的線路結構，包括：基底；形成于該基底表面的線路層，該線路層具有相 對的第一表面及第二表面、及連接該第一與第二表面的側面，其中，該線路層藉該第二 表面接觸該基底；以及形成于該第一介電層上的第二介電層，該第二介電層的反射指數 (reflectiveindex，RI值）小于該第一介電層的反射指數。通常而言，沉積速率越低所沉 積的產物結構較致密，在所沉積的產物的結構越致密的情況下反射指數則越高，換言之，以 較低沉積速率沉積而得的沉積產物具有較高的反射指數。
[0017] 本發明還提供一種線路結構的制法，包括：提供一表面上形成有線路層的基底，該 線路層具有相對的第一表面及第二表面、及連接該第一與第二表面的側面，其中，該線路層 藉該第二表面接觸該基底；于該線路層的第一表面上形成第一介電層；以及形成第二介電 層于該第一介電層上，該第二介電層的反射指數小于該第一介電層的反射指數。
[0018] 于本發明的線路結構及其制法的一實施方式中，該基底為線路板、晶片、晶圓、線 路重布結構或硅中介板。
[0019] 于本發明的線路結構及其制法的一實施方式中，該第一介電層還形成于該線路層 的側面。
[0020] 于本發明的線路結構及其制法的一實施方式中，該第一介電層的沉積速率小于該 第二介電層的沉積速率。于本發明的線路結構及其制法的較佳實施方式中，形成該第一介 電層的材質為低沉積速率沉積的氧化硅（Si0 2)或低沉積速率沉積的氮化硅（SixNy)，該第 一介電層以較低沉積速率沉積而成，因而使該低沉積速率氧化硅或低沉積速率沉積的氮化 硅具有較致密的結構，所以可增加該線路層與第二介電層之間的粘著力。
[0021] 于前述實施例中，形成該第一介電層的沉積速率小于40 A/sec，更佳小于 30 A/sec〇
[0022] 于本發明的線路結構及其制法的一實施方式中，形成該第二介電層的材質為氧化 硅（Si0 2)或氮化硅（SixNy)。
[0023] 于本發明的線路結構的制法的另一實施方式中，還包括于該第二介電層上形成反 射指數小于該第一介電層的反射指數的第三介電層。于前述實施例中，該線路結構還包括 形成于該第二介電層上的反射指數小于該第一介電層的反射指數的第三介電層。
[0024] 于前述的線路結構及其制法的又一實施方式中，該第一介電層的沉積速率分別小 于該第二介電層的沉積速率及/或第三介電層的沉積速率。
[0025] 于本發明的線路結構及其制法的較佳實施方式中，形成該第一介電層的材質為低 沉積速率氮化硅（Si xNy)，形成該第二介電層與第三介電層的材質分別為氧化硅（Si02)與 氮化硅（Si