無結垂直三維半導體器件的制作方法
【技術領域】
[0001]本發明涉及一種垂直三維半導體器件以及用于制造這種器件的方法。
【背景技術】
[0002]半導體制造和處理技術在過去50年中的進步，使得集成電路持續具有更小形體尺寸的晶體管器件，這允許在一塊芯片上封裝更多的電路。這每單位面積增加的容量通常會降低成本或增加功能性以致集成電路中的晶體管數量大體上每兩年增加一倍。結果，隨著時間的推移，已經提供了可以具有增加功能性的更符合成本效益的電子器件的生產。通常，由于晶體管器件的形體尺寸縮小，器件的性能、每單位的成本以及開關功率消耗降低而速度增加。
[0003]然而，隨著時間的推移，由于組成構建塊(constituent building block)，即半導體結構，的尺寸變得越來越小，晶體管的縮放變得越來越困難。具有納米級形體的晶體管不僅需要昂貴的制造技術和工藝，而且小尺寸還可能導致性能受限。作為例子，為了克服例如短溝道效應和漏電流，CMOS技術縮放進入納米量級(nanometer regime)需要替代的器件結構。
[0004]作為替代，垂直器件概念，即基于電流方向是垂直于器件平面的，其允許諸如晶體管的器件元件的有效堆疊，導致形成的堆疊具有每單位面積增加的容量。垂直器件概念還允許在集成電路中的晶體管的增加平行化。
[0005]隨著對于改善的具有增加的晶體管密度的集成電路的需求的不斷增加，必須形成在垂直堆疊中的晶體管器件的數量也在增加。然而，堆疊的縮放，不僅增加了器件的制造和處理需求，而且還導致了用于器件工作所需的驅動電流增加。較大的驅動電流導致增加的功耗還有器件損壞或故障的風險。
[0006]因此，需要允許提高晶體管器件耐久性的新的垂直器件概念。
【發明內容】
[0007]本發明的一個目的是提供上述技術和現有技術的改進。
[0008]特定目的是提供一種垂直三維，3D，半導體器件，其允許增加容量、工作速度還有縮放的優勢。
[0009]通過根據本發明獨立權利要求的垂直三維半導體器件來實現從本發明的下列描述中將是顯而易見的這些和其它目的還有優點。在從屬權利要求中定義了優選的實施例。
[0010]因此提供了一種垂直三維半導體器件，包括:源極層，位于襯底上；重復序列的水平的層堆疊，位于源極層上，每個序列包括電隔離層和導電柵極層，其中層堆疊的電隔離層與源極層接觸，垂直溝道結構延伸穿過水平的層堆疊，金屬漏極排布在水平的層堆疊和垂直溝道結構之上，其中排布該源極層以將電荷載流子注入到垂直溝道結構中，排布該金屬漏極以從垂直溝道結構提取電荷載流子，并且其中垂直溝道結構的導電率響應于施加至水平的層堆疊的導電柵極層上的電偏壓而改變。
[0011]通過本發明的手段可能調節金屬漏極的電阻。通過調節金屬漏極的電阻，可以改善晶體管的尺寸并因此改善晶體管的密度。使用金屬漏極允許低的漏極電阻，其帶來的是可以減小垂直三維半導體器件的晶體管的尺寸。而且使用具有相對來說低電阻的金屬漏極將會導致在器件工作期間產生較少的熱量。產生較少熱量的事實會導致可以將更多的晶體管包括在同一器件中。這可以有利地通過增加三維半導體器件的堆疊中的層的數量來實現。換句話說，可以在彼此的頂部上堆疊更多的晶體管并且在同時使得過熱、損壞和故障的風險降低。還有當使用金屬漏極時，可以降低為了操作器件所需要的電壓。
[0012]而且，可以通過選擇在金屬漏極中使用的一個或多個金屬來調節閾值電壓，即通過形成導電溝道而操作器件所需要的電壓，因為閾值電壓受半導體和在金屬漏極中使用的一個或多個金屬之間的功函數差影響。
[0013]應當注意本申請的上下文中，術語“垂直溝道結構”可以是用于形成垂直三維器件的垂直溝道的任何材料或結構。
[0014]垂直三維半導體器件可以是無結器件，其優勢在于:在該器件中很少或不存在耗盡區。而且，可以將該器件制造得更小，結果是可以實現更高的晶體管密度。此外，該器件可以變得更易于制造以及制造成本降低。
[0015]垂直溝道結構可以包括高迀移率半導體材料。由于材料的電荷載流子表現出增大的迀移率，因此高迀移率半導體材料的使用致使所使用的材料的內部電阻的降低。因此，可以抵消器件中不希望產生的熱量。而且，電荷載流子增加的迀移率會引起可能設計更快的器件。
[0016]應當注意在本發明的上下文內，術語“高迀移率材料”可以是具有超過硅的電荷載流子迀移率的任何材料。
[0017]垂直溝道結構的側壁表面可以至少部分地被電介質層覆蓋。因此該電介質層可以充當柵極氧化物，將該柵極與器件的晶體管的源極和漏極分隔開，由此抵消不希望的電流泄露。
[0018]應當注意在本發明的上下文內，術語“側壁表面”可以是垂直或基本上垂直于襯底的垂直溝道結構的任意表面。
[0019]電介質層可由多個層形成，有利的是可以實現更復雜的器件。例如，可以引入電荷捕獲層以允許捕獲電介質層內的電荷。通過向電荷捕獲層選擇性注入電荷，可以實現存儲效應，其中在電荷捕獲層的特定區域中的電荷的存在例如指示一值被存儲。而且，通過讀出電荷捕獲層的上面的存儲效應的狀態，可能感應出電荷捕獲層的特定位置中電荷的存在。
[0020]高迀移率半導體材料可以選自由II1-V族半導體材料、I1-VI族半導體材料、IV-1V族半導體材料和Ge組成的組，其優勢在于可以將三維半導體器件的特性調節為適合特定的需要或期望。
[0021]金屬漏極可以包括過渡金屬和/或貴金屬，其優勢在于可以實現低電阻漏極。
[0022]金屬漏極可以包括選自由Cu、Al、T1、W、N1、Au、TiN、TaN、TaC、NbN、RuTa、Co、Ta、Mo、Pd、Pt、Ru、Ir和Ag組成的組的金屬，其優勢在于可以將金屬漏極的屬性調節為適合特定的需要或期望。
[0023]源極層可以包括過渡金屬和/或貴金屬，其優勢在于可以調節源極層的屬性。
[0024]源極層可以包括選自由Cu、Al、T1、W、N1、Au、TiN、TaN、TaC、NbN、RuTa、Co、Ta、Mo、Pd、Pt、Ru、Ir和Ag組成的組的金屬，其優勢在于可以將源極層的屬性調節為適合特定的需要或期望。
[0025]水平堆疊的柵極層可以包括過渡金屬和/或貴金屬，其優勢在于可以調節柵極層的屬性。
[0026]水平堆疊的柵極層可以包括選自由Cu、Al、T1、W、N1、Au、TiN、TaN、TaC、NbN、RuTa、Co、Ta、Mo、Pd、Pt、Ru、Ir和Ag組成的組的金屬，其優勢在于可以將柵極層的屬性調節為適合特定的需要或期望。
[0027]層堆疊中的隔離層可以包括選自由多晶硅、Si0、SiN、Si0N、Al203、AlN、Mg0和碳化物組成的組的材料，其優勢在于可以將隔離層的屬性調節為適合特定的需要或期望。
[0028]該器件可以是存儲器件或邏輯器件。
[0029]根據另一發明方面，公開了一種用于制造垂直三維半導體器件的方法，包括:提供半導體襯底;在襯底上提供虛源極層;在虛源極層上提供重復序列的水平的層堆疊，每個序列包括電隔離層和虛導電柵極層，其中電隔離層與虛源極層接觸;提供垂直溝道結構，其穿過水平的層堆疊而延伸;提供金屬漏極，其排布在水平的層堆疊和垂直溝道結構之上;提供垂直開口，其穿過水平的層堆疊和虛源極層，該垂直開口與垂直溝道結構有一定距離；用源極層取代虛源極層并且用導電柵極層取代虛導電柵極層。
[0030]根據實施例，虛源極層和虛導電柵極層包括不同材料。
[0031]根據實施例，取代虛源極層包括蝕刻虛源極層并以(最終的)源極材料再填充所蝕刻的源極層，由此形成源極層。根據實施例，在以(最終的)源極材料再填充之前，可以在所蝕刻的源極層的側壁處提供用于肖特基勢皇調節的界面層。
[0032]根據實施例，取代虛導電柵極層包括蝕刻虛導電柵極層并以(最終的)柵極材料再填充所蝕刻的導電柵極層，由此形成導電柵極層。根據實施例，在以(最終的)柵極材料再填充之前，可以在所蝕刻的柵極層的側壁處提供用于肖特基勢皇調節的界面層。
[0033]當研究所附權利要求和下面的描述時，本發明的進一步的特征和優點將會變得顯而易見。所屬領域技術人員將會認識到，可以在不脫離本發明的范圍的前提下，組合本發明的不同特征以產生不同于下文中描述的那些的實施例。
【附圖說明】
[0034]現在將通過實例的方式，參考所附示意圖描述本發明的實施例，其中: