半導體裝置及其制造方法
【專利說明】半導體裝置及其制造方法
[0001 ] 本申請是申請日為2011年4月11日、申請號為201110092406.3、發明名稱為“半導體裝置及其制造方法”申請的分案申請。
技術領域
[0002]本發明涉及一種半導體裝置及其制造方法，尤其涉及一種高壓晶體管元件及其制造方法。
【背景技術】
[0003]集成電路(IC)工業已歷經快速的成長。集成電路(IC)材料和設計的技術發展已使每一個集成電路世代的電路較前一個世代小且更復雜。然而，這些發展會增加集成電路工藝和制造方法的復雜度，且為了實現這些技術發展，需要發展較簡單的集成電路工藝和制造方法。在集成電路發展的過程中，當幾何尺寸(意即可利用一工藝制造的最小元件(或線寬))縮小時，通常會增加功能密度(funct1nal density)(意即每個芯片面積的相互連接元件的數量)。
[0004]這種持續微縮幾何尺寸的工藝會在制造高壓晶體管元件中產生挑戰。這些高壓晶體管元件會需要從晶體管元件的一柵極至晶體管元件的一漏極區之一足夠大的電壓降。通常借由將漏極區推向遠離于柵極和源極區以達到上述大電壓降，有效延長漏極區。然而，當晶體管元件尺寸縮小時，延長漏極區會變成沒有作用。
[0005]因此，在高壓半導體晶體管元件制造方法中，需要一種半導體裝置及其制造方法，以克服公知技術的缺點。
【發明內容】
[0006]有鑒于此，本發明揭示的一實施例提供一半導體裝置。上述半導體裝置包括一第一摻雜區和一第二摻雜區，兩者形成于一基板中，一部分的該基板使該第一摻雜區和該第二摻雜區彼此分離，該第一摻雜區和該第二摻雜區具有相反導電類型的摻質;一第一柵極，形成于該基板上方，該第一柵極部分重疊于該第一摻雜區的一部分、該部分的該基板、和該第二摻雜區的一部分;一第二柵極，形成于該基板上方，該第二柵極部分重疊于該第二摻雜區的一不同部分;一第一電壓源，對該第二柵極提供一第一電壓；以及一第二電壓源，對該第二摻雜區提供一第二電壓，其中該第二電壓大于該第一電壓。
[0007]本發明揭示的又一實施例提供一半導體裝置的制造方法。上述半導體裝置的制造方法包括于一基板中形成一第一井和相反摻雜的一第二井，一部分的該基板使該第一井和該第二井彼此分離;于該基板上方形成一組件柵極和一虛設柵極，該組件柵極形成于該第一井和該第二井的上方，且該虛設柵極形成于該第二井的上方，且該組件柵極和該虛設柵極借由一空隙隔開;形成一保護屏蔽，以覆蓋該組件柵極和該虛設柵極之間的該空隙;形成一源極區和具有與該源極區相同摻雜極性的一漏極區，該源極區形成于未被該組件柵極保護的一部分該第一井中，且該漏極區形成于未被該虛設柵極和該保護屏蔽保護的一部分該第二井中；移除該保護屏蔽;形成用于該源極區、該漏極區、該組件柵極、該虛設柵極和從該空隙暴露出來的一部分該第二井的硅化表面;對該虛設柵極施加偏壓至一第一電壓；以及對該漏極區施加偏壓至不同于該第一電壓的一第二電壓，該第二電壓大于該第一電壓。
[0008]本發明揭示的一實施例提供一半導體裝置。上述半導體裝置包括一第一摻雜區和一第二摻雜區，兩者形成于一基板中，上述第一摻雜區和上述第二摻雜區具有相反導電類型的摻質；一第一柵極，形成于上述基板上方，上述第一柵極部分重疊于上述第一摻雜區的一部分和上述第二摻雜區的一部分;一第二柵極，形成于上述基板上方，上述第二柵極部分重疊于上述第二摻雜區的一不同部分;一第一電壓源，對上述第二柵極提供一第一電壓；以及一第二電壓源，對上述第二摻雜區提供一第二電壓，其中上述第一電壓和上述第二電壓彼此不同。
[0009]本發明揭示的另一實施例提供一半導體裝置。上述半導體裝置包括一第一摻雜井和一第二摻雜井，各自形成于一基板中，上述第一摻雜井和上述第二摻雜井的其中一個以一P型摻質摻雜，且上述第一摻雜井和上述第二摻雜井的另外一個以一N型摻質摻雜;一元件柵極結構，部分設置于上述第一摻雜井和上述第二摻雜井的上方，上述元件柵極結構包括一多晶硅柵極，其中上述元件柵極結構的一全部上表面為硅化；以及一虛設柵極結構，設置于上述第二摻雜井的上方，上述虛設柵極結構借由一空隙與上述元件柵極結構隔開，其中位于與空隙的下方的上述第二摻雜井的一區域具有一硅化表面。
[0010]本發明揭示的又另一實施例提供一半導體裝置的制造方法。上述半導體裝置的制造方法包括于一基板中形成一第一井和相反摻雜的一第二井;于上述基板上方形成一元件柵極和一虛設柵極，上述元件柵極形成于上述第一井和上述第二井的上方，且上述虛設柵極形成于上述第二井的上方，且上述第一井和上述第二井借由一空隙隔開;形成一保護遮罩，以覆蓋上述第一井和上述第二井之間的上述空隙；形成一源極區和具有與上述源極區相同摻雜極性的一漏極區，上述源極區形成于未被上述元件柵極保護的一部分上述第一井中，且上述漏極區形成于未被上述虛設柵極和上述保護遮罩保護的一部分上述第二井中；移除上述保護遮罩；以及形成用于上述源極區、上述漏極區、上述元件柵極、上述虛設柵極和從上述空隙暴露出來的一部分上述第二井的硅化表面。
[0011]本發明揭示的多個實施例分別提供不需要特定的優點，包括:有需要時可以增加導電路徑的電阻;會放寬現行工藝的迫切的疊對需求;可簡化工藝和降低制造成本;可提供較佳的高頻性能。因此，本發明實施例可利用不同的施加偏壓組合而具有彈性以適用于不同的需求。
【附圖說明】
[0012]圖1為依據本發明不同實施例的半導體結構的形成方法的流程圖。
[0013]圖2至圖6為依據本發明一實施例的半導體結構的形成方法的工藝剖面圖。
[0014]圖7和圖8為依據本發明另一實施例的半導體結構的形成方法的工藝剖面圖。
[0015]主要附圖標記說明:
[0016]20?方法；
[0017]22、24、26、28、30、32 ?步驟；
[0018]45?基板；
[0019]50、51?絕緣結構；
[0020]60、61?摻雜井；
[0021]40、300?高壓N型金屬氧化物半導體晶體管；
[0022]70、71?柵極堆疊；
[0023]80、81?柵極介電層；
[0024]90、91?柵極層；
[0025]95?空隙；
[0026]100 ?距離；
[0027]102?光致抗蝕劑遮罩；
[0028]105?輕摻雜源極區；
[0029]110、111、112、113 ?柵極間隙壁;
[0030]120?光致抗蝕劑遮罩；
[0031]130、131?重摻雜源極區；
[0032]150、151、152、153、154 ?硅化物;
[0033]180、181 ?電壓源；
[0034]200?空乏區；
[0035]210?電流路徑；
[0036]230?聚集區；
[0037]240?較直導電路徑；
[0038]310?元件柵極堆疊；
[