一種非對稱FinFET結構及其制造方法
【技術領域】
[0001]本發明涉及一種半導體器件結構及其制造方法，具體地，涉及一種非對稱FinFET結構及其制造方法。
技術背景
[0002]隨著器件越來越薄，器件關態時由帶帶隧穿引發的柵致漏極泄漏(GIDL)電流越來越大，它已經成為嚴重限制FINFET以及FLASH存儲器的問題之一。GIDL電流本身便引入了熱空穴注入，它使得空穴陷落在柵氧化層中從而導致器件的不穩定性以及能導致柵氧層擊穿。在高壓器件中，由于器件工作時所加的柵壓遠大于閾值電壓，達到5?10V，由于GIDL所引起的柵氧擊穿更加容易發生，對器件穩定性的影響也更加嚴重。
[0003]減小GIDL的常規技術是提高柵氧化層形成的溫度到大約1000°C到1100°C。提高氧化溫度主要是較少襯底的表面態密度，以減少GIDL。現在的主流工藝主要是通過快速熱氧化作用工藝(RTO)和現場水汽生成工藝(In-situ steam generat1n, ISSG)來生長柵氧化層。但是RTO比用氧化爐的氧化作用會導致柵氧化層更差的均勻性，這種不均勻導致器件的閾值電壓變化大，這是不希望的。
[0004]因此，如何提供一種可有效避免FinFET，特別是高壓FinFET漏端發生的氧化層擊穿現象，已成為業界亟待解決的技術問題。
【發明內容】
[0005]本發明提供了一種非對稱FinFET結構及其制造方法，減小寄生電容，優化器件性會K。
[0006]具體地，該非對稱FinFET結構包括:
[0007]襯底，所述襯底上具有鰭片；
[0008]位于所述鰭片中部上方的柵極介質層；
[0009]位于所述柵極介質層上方的柵極疊層；
[0010]位于所述柵極疊層兩側的側墻；
[0011]位于所述柵極疊層兩側鰭片中的源漏區；以及，
[0012]覆蓋源漏區的層間介質層；
[0013]其中，所述柵極介質層覆蓋所述鰭片，且其位于源漏區的部分厚度大于其余部分。
[0014]其中，所述柵極疊層的長度大于80nm。
[0015]其中，所述柵極介質層位于源漏區中的漏區的部分厚度高出其余部分2-10nm。
[0016]其中，所述柵介質層厚度高出其余部分的部分長度為2-40nm。
[0017]相應的，本發明還提供了一種非對稱FinFET結構的制造方法，包括以下步驟:
[0018]a.提供襯底，襯底上具有鰭片、位于鰭片兩側的淺溝槽隔離、位于鰭片中部的偽柵空位、位于偽柵空位兩側的側墻，以及位于所述側墻兩側淺溝槽隔離上方的層間介質層；
[0019]b.在所述偽柵空位中的鰭片上形成柵極介質層；
[0020]c.在所述柵極介質層和層間介質層上形成掩膜；
[0021 ] d.在所述掩膜上涂覆光刻膠，并刻蝕掉位于偽柵空位中靠近源漏區中的漏區的部分光刻膠，形成開口 ；
[0022]e.從所述開口對掩膜進行各項同性刻蝕，形成掩膜空位，露出掩膜下方的層間介質層;
[0023]f.對掩膜空位下方的層間介質層進行外延生長，使其填充所述掩膜空位，并去除掩膜；
[0024]g.在所述偽柵空位中的柵極介質層上方形成柵極疊層。
[0025]其中，在步驟b中，所述柵極介質層的材料是氧化娃。
[0026]其中，在步驟c中，所述掩膜的材料是氮化硅。
[0027]其中，在步驟c中，所述掩膜的厚度是2-10nm。
[0028]其中，在步驟e中，所述掩膜空位的長度是2_40nm。
[0029]相應的，本發明還提供了一種非對稱FinFET結構的制造方法，包括以下步驟:
[0030]a.提供襯底以及位于襯底中部上方的鰭片；
[0031]b.在所述鰭片上形成第一柵極介質層；
[0032]c.對所述第一柵極介質層進行刻蝕，去除第一柵極介質層一端的部分，去除的長度為鰭片總長度的2/3?9/10 ;
[0033]d.在所述第一柵極介質層上形成第二柵極介質層，二者共同形成柵極介質層；
[0034]e.在所述第二柵極介質層上依次淀積高K介質層、功函數調節層以及柵極金屬層，并對其進行圖形化，形成柵極疊層，所述柵極疊層覆蓋部分第二柵極介質層；
[0035]f.在所述柵極疊層兩側依次形成側墻、源漏區以及層間介質層。
[0036]其中，所述第一柵極介質層的材料為氧化硅。
[0037]其中，在步驟c中，所述第一柵極介質層去除的部分長度等于柵極疊層長度的2/3?9/10與源區長度的和。
[0038]其中，在步驟d中，所述第二柵極介質層的材料是氧化硅。
[0039]其中，在步驟d中，所述第二柵極介質層的厚度是2-10nm。
[0040]其中，在步驟e中，所述第二柵極介質層被柵極疊層覆蓋部分的長度為2_40nm。
[0041]根據本發明的提供的FinFET結構，通過對位于漏端一側的部分柵極介質層進行加厚的方法，不僅有效地減小了因為由于柵壓所引起的GIDL漏電，在高壓FinFET中進一步抑制了柵極介質層穿通；同時，由于柵極介質層僅在漏端一側局部加厚，并不會影響溝道上方其他區域的柵極介質層厚度，避免了因為柵介質層厚度增加而減弱柵控能力，有效地提高了器件的可靠性。
【附圖說明】
[0042]通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本發明的其它特征、目的和優點將會變得更明顯:
[0043]圖1?圖8為根據本發明的一個【具體實施方式】中該FinFET器件各個制造階段中的不意圖；
[0044]圖9?圖16為根據本發明的另一個【具體實施方式】中該FinFET器件各個制造階段的示意圖。
[0045]附圖中相同或相似的附圖標記代表相同或相似的部件。
【具體實施方式】
[0046]為使本發明的目的、技術方案和優點更加清楚，下面將結合附圖對本發明的實施例作詳細描述。
[0047]下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發明，而不能解釋為對本發明的限制。
[0048]本發明提供了一種非對稱FinFET晶體管結構，包括:襯底100，所述襯底上具有鰭片200 ;位于所述鰭片200中部上方的柵極介質層；位于所述柵極介質層上方的柵極疊層240 ;位于所述柵極疊層240兩側的側墻300 ;位于所述柵極疊層200兩側襯底中的源漏區；以及，覆蓋源漏區的層間介質層；其中，所述柵極介質層覆蓋所述鰭片200，且其位于漏端的部分厚度大于其余部分。其中，所述柵極疊層240的長度大于SOnm ;所述柵極介質層510位于所述源漏區中的漏區的部分厚度高出其余部分2?1nm ;所述柵介質層510厚度大于其余部分的部分長度為2-40nm。
[0049]該襯底100首選是一薄的單晶硅層，也可以是單晶的鍺硅合金。
[0050]柵極疊層200可以只為金屬柵極，也可以為金屬/多晶硅復合柵極，其中多晶硅上表面上具有硅化物。
[0051]根據本發明的提供的FinFET結構，通過對位于漏端一側的部分柵極介質層進行加厚的方法，不僅有效地減小了因為由于柵壓所引起的GIDL漏電，在高壓FinFET中進一步抑制了柵極介質層穿通；同時，由于柵極介質層僅在漏端一側局部加厚，并不會影響溝道上方其他區域的柵極介質層厚度，避免了因為柵介質層厚度增加而減弱柵控能力，有效地提高了器件的可靠性。
[0052]下面結合附圖對本發明的制造方法進行詳細說明，包括以下步驟。需要說明的是，本發明各個實施例的附圖僅是為了示意的目的，因此沒有必要按比例繪制。
[0053]首先對本發明的實施例一進行詳細說明。
[0054]本實施采用后柵工藝(gate-last)，先形成偽柵疊層，源漏注入并退火之后再去除偽柵疊層形成偽柵空位，在所述偽柵空位中填充柵極介質層以及柵極疊層，具體的工藝步驟如下所述:
[0055]首先提供襯底100。所述襯底材料為半導體材料，可以是硅，鍺，砷化鎵等，優選的，在本實施例中，所用襯底為硅襯底。
[0056]接下來，經過投影，曝光，顯影，刻蝕等常規工藝對所述襯底進行刻蝕，形成鰭片200，所述刻蝕方法可以是干法刻蝕或干法/濕法刻蝕。
[0057]接下來，在所述鰭片200以及所述襯底100表面形成偽柵疊層。所述偽柵疊層可以是單層的，也可以是多層的。偽柵疊層可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以為1nm?200nm。本實施例中，偽柵疊層包括多晶娃和二氧化娃，具體的，米用化學汽相淀積的方法在柵極空位中填充多晶硅，接著在多晶硅上方形成一層二氧化硅介質層，形成方法可以是外延生長、氧化、CVD等。接著采用常規CMOS工藝光刻和刻蝕所淀積的材料層形成偽柵疊層。
[0058]接下來，對偽柵結構兩側的鰭片200進行淺摻雜，以形成輕摻雜源漏區，還可以進行Halo注入，以形成Halo注入區。其中淺摻雜的雜質類型與器件類型一致，Halo注入的雜質類型與器件類型相反。
[0059]可選地，在偽柵疊層的側壁上形成側墻，用于將偽柵疊層隔開。側墻可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其組合，和/或其他合適的材料形成。側墻可以具有多層結構。側墻可以通過包括沉積刻蝕工藝形成，其厚度范圍可以是1nm-1OOnmJn 30nm、SOnmS80nmo
[0060]接下來，進行源漏區注入，首先淀積一層厚度為1nm?35nm厚的二氧化娃介質層，并以該介質層為緩沖層，離子注入源漏區。對P型晶體而言，摻雜劑為硼或弗化硼或銦或鎵等。對N型晶體而言，摻雜劑為磷或砷或銻等。摻雜濃度為5el019cm3?lel02°cm3。
[0061]接下來，淀積層間介質層450，并并行平坦化，露出偽柵疊層。具體的，層間介質層450可以通過CVD、高密度等離子體CVD、旋涂或其他合適的方法形成。層間介質層450的材料可以采用包括Si02、碳摻雜3102、8?36、？36、1^3、氮氧化硅、低1^材料或其組合。層間介質層450的厚度范圍可以是40nm-150nm，如80nm、100nm或120nm。
[0062]接下來，去除所述偽柵結構，形成偽柵空位。去除偽柵結構可以采用濕刻和/或干刻除去。在本實施例中，采用等離子體刻蝕。
[0063]以上均為半導體工藝中的常規流程，并未在圖中示出，形成偽柵空位之后的器件結構如圖1所示。
[0064]圖2是圖1沿著J-J’方向的橫截面的圖。如圖2所示，在所述柵極空位中形成柵極介質層510。具體