自對準接觸制造方法
【技術領域】
[0001]本發明涉及一種半導體器件制造方法，特別是涉及一種自對準接觸制造方法。
【背景技術】
[0002]MOSFET器件等比例縮減至45nm之后，器件需要高介電常數(高k)作為柵極絕緣層以及金屬作為柵極導電層的堆疊結構以抑制由于多晶硅柵極耗盡問題帶來的高柵極泄漏以及柵極電容減小。為了更有效控制柵極堆疊的形貌(profile)，業界目前普遍采用后柵工藝，也即通常先在襯底上沉積多晶硅等材質的假柵極，沉積層間介質層(ILD)之后去除假柵極，隨后在留下的柵極溝槽中填充高k/金屬柵(HK/MG)膜層的堆疊。之后，刻蝕ILD形成暴露源漏區的接觸孔，在接觸孔中沉積金屬材質形成接觸插塞(Plug)，完成源漏互連。
[0003]然而，隨著器件集成度提高，器件特征尺寸持續縮減，柵極長度與源漏區的尺寸都在等比例縮減。當源漏區的尺寸較小例如亞20nm時,將會給接觸(contact)工藝帶來巨大挑戰。這主要體現在對光刻的關鍵尺寸(⑶)以及重疊(overlay)有較高的要求。例如，為了降低接觸本身的串聯電阻，要求接觸孔尺寸大體與源漏區尺寸接近。如果接觸孔尺寸明顯小于源漏區(特別是重摻雜源漏區SD)的尺寸，這對于光刻的關鍵尺寸要求較高，同時較小尺寸的接觸孔本身串聯電阻將較大。此外，由于接觸孔與柵極之間距離減小，對接觸孔光刻的重疊性要求較高。如果重疊較大會造成接觸與柵極之間的短路。
[0004]為了解決這種問題，需要一種對光刻⑶和overlay要求相對較低的工藝。目前業界已經提出了自對準接觸(SAC)工藝以及其他類似SAC工藝意圖解決上述問題。
[0005]通常，SAC工藝包括后柵工藝中的假柵極堆疊圖形化、形成源漏區、沉積ILD并移除假柵極堆疊形成柵極開口、在柵極開口中沉積柵極介質層以及雙層金屬柵極導電層。隨后為了使得源漏接觸能自對準的形成，采用回刻(etch-back)或者CMP工藝對金屬柵極頂部進行凹陷處理，因為金屬柵極兩側為柵極側墻(通常為氮化硅材質)以及ILD，因此可以控制刻蝕工藝參數或者CMP研磨料的組分使其對于金屬刻蝕、拋光速率較大，自對準的形成凹陷。在形成的凹陷中填充氮化硅等硬質材料作為頂部絕緣層和刻蝕停止層，并優選地在其頂部形成蓋氧化層，并且隨后CMP直至暴露ILD。隨后，調整工藝參數進行刻蝕，由于金屬柵極頂部有氮化硅硬質材質覆蓋保護，垂直刻蝕僅針對低k材料、氧化硅等軟質材料，去除了金屬柵極、側墻兩側的ILD直至暴露Si材質襯底，形成了與柵極兩側源漏區尺寸相同的自對準的接觸孔。這種工藝對于光刻的⑶誤差控制以及overlay大小要求均較常規工藝小。
[0006]然而如上所述，為了避免光刻偏移較大時接觸與柵極之間短路，需要自對準刻蝕柵極內部的金屬，然后將刻蝕形成的空洞填充SiN作為絕緣材料并進行CMP。這樣就要求柵極做的要足夠高，否則回刻、CMP等凹陷工藝將去除大部分金屬柵極，導致器件失效。而柵極高度增加，不利于其上方多層互連的小型化，并且提高了在ILD中柵極開口中沉積填充金屬層的難度，容易形成氣泡、孔洞等缺陷。同時增加了一步CMP，這將會增加工藝難度與工藝成本。
【發明內容】
[0007]由上所述，本發明的目的在于克服上述技術困難，提出一種新自對準接觸孔制造方法，能有效適當放寬關鍵尺寸和重疊大小的限制，提高了對工藝波動的穩定性和器件可靠性，降低了制造成本和工藝難度。
[0008]為此，本發明提供了一種自對準接觸制造方法，包括:在襯底上的第一層間介質層中形成柵極開口，柵極開口側壁上具有柵極側墻；在柵極開口中形成并未完全填充柵極開口的柵極絕緣層；在柵極開口中、柵極絕緣層上形成掩模圖形；以掩模圖形為掩模，刻蝕層間介質層，直至暴露襯底頂部和柵極側墻側壁，形成自對準的源漏接觸孔。
[0009]其中，形成柵極開口的步驟進一步包括:在襯底上形成假柵極堆疊；在假柵極堆疊側壁形成柵極側墻；在襯底上形成覆蓋了假柵極堆疊的層間介質層；平坦化層間介質層直至暴露假柵極堆疊；選擇性刻蝕去除假柵極堆疊，在第一層間介質層中留下柵極開口。
[0010]其中，柵極側墻材料選自氮化硅、氮氧化硅、DLC的任意一種及其組合。
[0011]其中，在形成柵極絕緣層之后、并且在形成掩模圖形之前進一步包括，在柵極開口中、柵極絕緣層上形成功函數調節層。
[0012]其中，功函數調節層為金屬、金屬合金、金屬氮氧化物、金屬碳化物或金屬氮化物，其中金屬選自Al、Ta、T1、Hf、Zr、Mo、W的任意一種及其組合。
[0013]其中，掩模圖形的寬度大于等于柵極開口的寬度。
[0014]其中，掩模圖形的寬度進一步小于等于單個側墻寬度的兩倍與柵極開口的寬度之和。
[0015]其中，掩模圖形材料選自光刻膠、氧化娃、非晶娃、非晶碳的任何一種及其組合。
[0016]其中，形成源漏接觸孔之后進一步包括:去除掩模圖形，重新露出柵極開口 ；沉積金屬層，完全填充柵極開口和自對準的源漏接觸孔；平坦化金屬層直至暴露柵極絕緣層。
[0017]其中，金屬層材料選自W、Al及其合金。
[0018]其中，柵極絕緣層為高K材料。
[0019]依照本發明的自對準接觸制造方法，在柵極開口中高K絕緣層上填充掩模圖形保護了柵極開口頂部和側壁，能有效適當放寬關鍵尺寸和重疊大小的限制，提高了對工藝波動的穩定性和器件可靠性，降低了制造成本和工藝難度。
【附圖說明】
[0020]以下參照附圖來詳細說明本發明的技術方案，其中:
[0021]圖1至圖6為依照本發明的自對準接觸的制造方法各步驟的剖視圖。
【具體實施方式】
[0022]以下參照附圖并結合示意性的實施例來詳細說明本發明技術方案的特征及其技術效果，公開了能有效控制柵極線條精細度的半導體器件制造方法。需要指出的是，類似的附圖標記表示類似的結構，本申請中所用的術語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結構或制造工序。這些修飾除非特別說明并非暗示所修飾器件結構或制造工序的空間、次序或層級關系。
[0023]以下參照圖1?圖4各個步驟的示意圖，來詳細描述本發明的技術方案。
[0024]如圖1所示，在第一層間介質層中的柵極開口中沉積高K材料的柵極絕緣層并平坦化，直至露出第一層間介質層。
[0025]具體地，先提供襯底1，襯底I依照器件用途需要而合理選擇，可包括單晶體硅
(Si)、單晶體鍺(Ge)、應變硅(Strained Si)、鍺硅(SiGe)，或是化合物半導體材料，例如氮化鎵(GaN)、砷化鎵(GaAs)、磷化銦(InP)、銻化銦(InSb)，以及碳基半導體例如石墨烯、SiC、碳納管等等。出于與CMOS工藝兼容的考慮，襯底I優選地為體Si。在形成假柵極絕緣層之前，優選地，采用氟基溶液一一諸如稀釋HF(dHF)溶液或者稀釋緩釋刻蝕劑(dBOE)進行短時間的表面清潔，去除假柵極絕緣層與襯底之間可能存在的氧化物，例如氧化硅薄層。
[0026]隨后，采用CVD工藝，例如LPCVD、PECVD, HDPCVD等，在襯底I上沉積假柵極絕緣層(未示出)，其材質可以是氧化硅、高k材料及其組合。高k材料包括但不限于氮化物(例如SiN、AIN、TiN)、金屬氧化物(主要為副族和鑭系金屬元素氧化物，例如MgO、Al2O3,Ta2O5> T12, Zn。、ZrO2, HfO2, CeO2, Y203、La2O3)、鈣鈦礦相氧化物(例如 PbZrxTi1 x03 (PZT)、BaxSr1 J13 (BST)) 0假柵極絕緣層的厚度不能太厚，避免影響柵極形貌，優選地為I?5nm。
[0027]之后，采用CVD、PVD等常用工藝，例如LPCVD、PECVD、HDPCVD、MBE、ALD、蒸發、濺射等工藝，形成假柵極層(未示出)，其材質可以是多晶硅、非晶硅、SiGe, S1:C、非晶鍺、非晶碳等及其組合，優選地為多晶硅、非晶硅。
[0028]采用常用的光刻/刻蝕工藝來圖案化假柵極層以及假柵極絕緣層，形成假柵極堆疊結構。直接以假柵極堆疊結構為掩模，進行低劑量、低能量的第一次源漏摻雜離子注入，在假柵極堆疊兩側的襯底I中形成輕摻雜的源漏延伸區1L。此外，還可以進行傾斜離子注入，形成暈狀源漏摻雜區(Halo區，未示出)。由于去除了偏移側墻的形成步驟，縮短了柵極控制下溝道區的長度，有利于制造精細的小尺寸器件。
[0029]在假柵極堆疊結構兩側形成柵極側墻2，在柵極側墻2兩側襯底中形成重摻雜的源漏區。采用LPCVD、PECVD、HDPCVD等工藝，在整個器件上沉積例如氮化硅、氮氧化硅、類金剛石無定形碳(DLC)的等較致密、硬度較大的絕緣材料并刻蝕形成柵極側墻2。以柵極側墻2為掩模，進行高劑量、高能量的第二次源漏摻雜離子注入，在柵極側墻2兩側的襯底I重形成重摻雜的源漏區1H。優選地，柵極側墻2可以為多層結構(圖中未示出)，例如至少包括三層層疊結構，分別為內側的與假柵極堆疊接觸的第一柵極側墻、第一柵極側墻外側的L型(具有縱向的第一部分以及橫向的第二部分)的柵極側墻間隔層、以及柵極側墻間隔層外側和之上的第二柵極側墻(其位于柵極側墻間隔層的縱向第一部分的外側，并且位于柵極側墻間隔層的橫向第二部分上)。第一柵極側墻的材質例如是非晶碳或者氮化硅，可以采用LPCVD、PECVD, HDPCVD工藝形成，并優選LPCVD制作的氮化硅。柵極側墻間隔層例如是CVD法制備的氧化硅，以便提供與其他相鄰層的高刻蝕選擇比，從而控制柵極/側墻的形貌。第二柵極側墻可以是CVD法制備的氮化硅、類金剛石無定形碳(DLC)、氮氧化硅等等。在本發明一個優選實施例中，側墻2的寬度優選地大于柵極寬度與源/漏區寬度之差的一半，例如為15nm,這對應于后續自對準接觸形成工藝中overlay (也即接觸孔側向偏離的最大尺寸)小于15nm即可，也即接觸孔偏移距離小于柵極側墻2寬度即可避免與金屬柵極短路。與之對比的，常規工藝中由于柵極開口與側墻寬度之和與源漏區寬度相近，因此在精確形成接觸孔過程中需要更高條件的overlay限制,例如5nm以下。
[0030]在整個器件上通過旋涂、噴涂、絲網印刷、CVD (例如LPCVD)沉積等工藝，形成第一層間介質層3，其材料優選為氧化硅、氮化硅或