一種圖形化絕緣體上硅襯底材料及其制備方法
【技術領域】
[0001]本發明涉及一種半導體器件襯底及其制備方法，特別是涉及一種圖形化絕緣體上娃襯底材料及其制備方法。
【背景技術】
[0002]S0I(Silicon-0n-1nsulator，絕緣襯底上的娃)技術是在頂層娃和背襯底之間引入了一層埋氧化層。通過在絕緣體上形成半導體薄膜，SOI材料具有了體硅所無法比擬的優點:可以實現集成電路中元器件的介質隔離，徹底消除了體硅CMOS電路中的寄生閂鎖效應；采用這種材料制成的集成電路還具有寄生電容小、集成密度高、速度快、工藝簡單、短溝道效應小及特別適用于低壓低功耗電路等優勢，因此，SOI逐漸成為了深亞微米的低壓、低功耗集成電路的主流技術。
[0003]開始采用SOI材料做基板時，芯片制造商在生產過程中仍然能夠繼續使用傳統的制造工藝和設備。事實證明，SOI完全能夠滿足主流MOSFET(金屬氧化物半導體場效應晶體管)的性能需求。對CMOS(互補金屬氧化物半導體)器件的性能改善、漏電流減小以及功耗減少等都會產生極大的促進作用，特別適合于低電壓器件結構等。
[0004]除了CMOS器件，SOI還可用來制造技術領先的微電子機械系統(MEMS)，MEMS可用于傳感器以及微光電技術電路等。此外，也可以利用SOI增強BiCMOS、功率器件和高壓器件的性能，另外還能夠改善在高溫環境或者曝光在電離輻射環境下的集成電路的性能。
[0005]SOI晶圓制造的芯片由數百萬含晶體管的絕緣區組成，每個絕緣區都與其它絕緣區和其下的體型襯底硅基板互相隔離。這一特點極大地簡化了電路的設計:由于晶體管之間是互相隔離的，設計師無需為了實現反偏結點的電氣絕緣而設計復雜的電路方案。同時絕緣層也會保護頂層和體硅襯底基板上寄生的活動硅層。SOI的這兩個優點，使得設計師們能夠研發出更加緊湊的超大規模集成電路(VLSI)芯片。
[0006]同時，集成電路制造商利用SOI還能夠生產出在待機和操作模式下功耗更低的CMOS電路。由于此結構中絕緣層把活動硅膜層與體型襯底硅基板分隔開來，因此大面積的p-n結將被介電隔離(dielectric isolat1n)取代。源極和漏極(drain reg1ns)向下延伸至氧化埋層(buried oxide BOX)，有效減少了漏電流和結電容。其結果必然是大幅度提高了芯片的運行速度，拓寬了器件工作的溫度范圍。SOI器件還具有極小的結面積，因此具有良好的抗軟失效、瞬時輻照和單粒子(α粒子)翻轉能力。
[0007]相對于體硅材料器件來說，SOI的寄生電容、源漏耦合、抗輻照等相關性能都有顯著的提高，然而由于一般的SOI器件的有源區頂層硅與絕緣層接觸，對器件造成了以下影響:
[0008]第一，源漏與襯底之間存在一定的寄生電容，影響器件速度；
[0009]第二，源漏之間通過底層BOX耦合，在較小尺寸的器件中易產生短溝道效應；
[0010]第三，溝道下方絕緣層中的缺陷會對溝道載流子造成散射，影響載流子的迀移率；
[0011]第四，高能粒子入射后，將在BOX絕緣層中激發電子-空穴對，影響器件的抗輻照性會K。
[0012]基于以上所述，提供一種能夠有效提高SOI器件可靠性的SOI襯底材料實屬必要。
【發明內容】
[0013]鑒于以上所述現有技術的缺點，本發明的目的在于提供一種圖形化絕緣體上硅襯底材料及其制備方法，用于進一步提高傳統SOI襯底制作器件的可靠性。
[0014]為實現上述目的及其他相關目的，本發明提供一種圖形化絕緣體上硅襯底材料的制備方法，所述制備方法包括步驟:步驟I)，提供第一硅襯底，于所述第一硅襯底表面形成第一絕緣層;步驟2)，對所述第一硅襯底進行剝離離子注入，于所述硅襯底中定義剝離界面;步驟3 )，于所述第一絕緣層表面形成掩膜層，并于對應于制備晶體管溝道的位置形成刻蝕窗口，基于所述刻蝕窗口刻蝕所述第一絕緣層，形成直至所述第一硅襯底的凹槽；步驟
4)，提供第二硅襯底，于所述第二硅襯底表面形成第二絕緣層，并鍵合所述第二絕緣層及所述第一絕緣層；以及步驟5)，進行退火工藝使所述第一硅襯底從剝離界面處剝離，與所述第一絕緣層相接的部分作為圖形化絕緣體上硅襯底材料的硅頂層;步驟6)，進行高溫退火，以加強所述第二絕緣層及所述第一絕緣層的鍵合強度。
[0015]作為本發明的圖形化絕緣體上硅襯底材料的制備方法的一種優選方案，步驟I)中，采用熱氧化工藝于所述第一硅襯底表面形成二氧化硅層，作為第一絕緣層;步驟4)中，采用熱氧化工藝于所述第二硅襯底表面形成二氧化硅層，作為第二絕緣層。
[0016]作為本發明的圖形化絕緣體上硅襯底材料的制備方法的一種優選方案，所述第一絕緣層的厚度為不小于5nm。
[0017]作為本發明的圖形化絕緣體上硅襯底材料的制備方法的一種優選方案，步驟2)中，所述剝離離子為H離子或He離子。
[0018]作為本發明的圖形化絕緣體上硅襯底材料的制備方法的一種優選方案，步驟2)中，所述剝離離子于所述第一硅襯底的注入深度為20?2000nm。
[0019]作為本發明的圖形化絕緣體上硅襯底材料的制備方法的一種優選方案，步驟4)還包括對所述第二硅襯底進行清洗的步驟。
[0020]作為本發明的圖形化絕緣體上硅襯底材料的制備方法的一種優選方案，步驟5)中，退火工藝的氣氛為N2氣氛。
[0021]作為本發明的圖形化絕緣體上硅襯底材料的制備方法的一種優選方案，步驟5)中，退火工藝的溫度范圍為400?500°C，以使所述第一硅襯底從剝離界面處剝離。
[0022]作為本發明的圖形化絕緣體上硅襯底材料的制備方法的一種優選方案，步驟5)中，還包括對所述頂層硅表面進行CMP拋光的步驟。
[0023]本發明還提供一種圖形化絕緣體上硅襯底材料，包括:底層硅；絕緣層，結合于所述底層硅表面，且于對應于制備晶體管溝道的位置形成有凹槽，所述凹槽與底層硅之間保留有部分的絕緣層;頂層硅，結合于所述絕緣層表面。
[0024]作為本發明的圖形化絕緣體上硅襯底材料的一種優選方案，所述絕緣層為二氧化娃層。
[0025]作為本發明的圖形化絕緣體上硅襯底材料的一種優選方案，所述絕緣層的厚度為不小于1nm0
[0026]作為本發明的圖形化絕緣體上硅襯底材料的一種優選方案，所述頂層硅的厚度范圍為20?2000nm。
[0027]如上所述，本發明的圖形化絕緣體上硅襯底材料及其制備方法，具有以下有益效果:本發明通過在對應于制備晶體管溝道的絕緣層中制作凹槽，該凹槽與底層硅之間保留有部分的絕緣層，使得后續制備的晶體管溝道下方具有挖空區域，本發明結構及方法簡單，可有效提高器件的可靠性，在半導體制造領域具有廣泛的應用前景。
【附圖說明】
[0028]圖1?圖7分別顯示為本發明的圖形化絕緣體上硅襯底材料的制備方法各步驟所呈現的結構示意圖。
[0029]圖8顯示為本發明圖形化絕緣體上硅襯底材料的結構示意圖。
[0030]元件標號說明
[0031]101第一硅襯底
[0032]102第一絕緣層
[0033]103凹槽
[0034]104第二硅襯底
[0035]105第二絕緣層
[0036]201底層硅
[0037]202絕緣層
[0038]203凹槽
[0039]204頂層硅
【具體實施方式】
[0040]以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發明的其他優點與功效。本發明還可以通過另外不同的【具體實施方式】加以實施或應用，本說明書中的各項細節也可以基于不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。
[0041]請參閱圖1?圖8。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖示中僅顯示與本發明中有關的組件而非按照實際實施時的組件數目、形狀及尺寸繪制，其實際實施時各組件的型態、數量及比例可為一種隨意的改變，且其組件布局型態也可能更為復雜。
[0042]如圖1?圖7所示，本實施例提供一種圖形化絕緣體上硅襯底材料的制備方法，所述制備方法包括步驟:
[0043]如圖1?圖2所示，首先進行步驟I)，提供第一硅襯底101，于所述第一硅襯底101表面形成第一絕緣層102。
[0044]作為