一種FinFET器件及其制造方法
【技術領域】
[0001]本發明涉及一種半導體器件制造方法，具體地，涉及一種FinFET制造方法。
技術背景
[0002]隨著半導體器件的尺寸按比例縮小，出現了閾值電壓隨溝道長度減小而下降的問題，也即，在半導體器件中產生了短溝道效應。為了應對來自半導體涉及和制造方面的挑戰，導致了鰭片場效應晶體管，即FinFET的發展。
[0003]溝道穿通效應(Channel punch-through effect)是場效應晶體管的源結與漏結的耗盡區相連通的一種現象。當溝道穿通，就使源/漏間的勢壘顯著降低，則從源往溝道即注入大量載流子，并漂移通過源-漏間的空間電荷區、形成一股很大的電流；此電流的大小將受到空間電荷的限制，是所謂空間電荷限制電流。這種空間電荷限制電流是與柵壓控制的溝道電流相并聯的，因此溝道穿通將使得通過器件的總電流大大增加；并且在溝道穿通情況下，即使柵電壓低于閾值電壓，源-漏間也會有電流通過。這種效應是在小尺寸場效應晶體管中有可能發生的一種效應，且隨著溝道寬度的進一步減小，其對器件特性的影響也越來越顯著。
[0004]在體硅器件中，通常采用對溝道下方的鰭片部分進行重摻雜來抑制溝道穿通效應。目前通用的摻雜方法是離子注入形成所需重摻雜區，然而，離子注入的深度難以精確控制，同時會對溝道表面造成損傷，為了消除損傷，通常會在溝道表面形成一層薄氧化層，增加了工藝復雜度。同時，雜質的分布難以控制，很難準確的在溝道底部形成超陡倒阱，而是會在溝道中引入雜質和缺陷，影響器件的亞閾值特性。因此，亟需對現有工藝進行改進，解決這一問題。
【發明內容】
[0005]本發明旨在提供一種FinFET器件及其制造方法，能夠有效地抑制穿通電流，同時不影響器件的其他參數。
[0006]本發明提供了一種FinFET器件制造方法，包括:
[0007]a.提供襯底，其上有鰭片；
[0008]b.在所述鰭片兩側的襯底上形成淺溝槽隔離；
[0009]c.在所述鰭片兩側形成保護掩膜；
[0010]d.對所述淺溝槽隔離進行減薄，漏出部分鰭片；
[0011]e.在未被淺溝槽隔離和保護掩膜覆蓋的鰭片上形成隔離氧化層；
[0012]f.去除保護掩膜，對所述淺溝槽隔離進行加厚，使其與隔離氧化層平齊；
[0013]g.在加厚的淺溝槽隔離上依次形成源漏區、柵極結構以及層間介質層。
[0014]其中，在步驟c中，所述保護掩膜的材料為氮化硅和/或氧化硅；在步驟d中，對所述淺溝槽隔離進行減薄的方法為各向異性反應離子刻蝕；所述淺溝槽隔離減薄的厚度為10?40nm ;在步驟e中，形成隔離氧化層的方法為干氧氧化；對所述淺溝槽隔離進行加厚的方法為等離子體淀積。
[0015]相應的，本發明還提供了一種FinFET器件，包括:
[0016]襯底；
[0017]鰭片，位于所述襯底上方；
[0018]淺溝槽隔離，位于所述鰭片兩側的襯底上；
[0019]隔離氧化層，位于所述鰭片中，其頂部與淺溝槽隔離平齊；
[0020]柵極結構，位于所述第一淺溝槽隔離上方，包裹所述鰭片；
[0021 ] 源漏區，分別位于柵極疊層兩側的鰭片兩端。
[0022]其中，所述隔離氧化層的厚度為10?40nm。
[0023]本發明提供的FinFET器件，在現有的體硅工藝的基礎上，在器件溝道下方的鰭片區域中形成氧化隔離層，能夠有效地減小器件的柵控較弱的區域的載流子濃度，具有與SOI器件類似的性能。與現有技術相比，本發明不僅能夠很好的抑制穿通電流，同時極大地提高了器件性能，且不增加工藝復雜度。
【附圖說明】
[0024]圖1和圖9示意性地示出形成根據本發明的制造半導體鰭片的方法各階段半導體結構的三維等角圖。
[0025]圖2、圖3、圖4、圖5、圖6、圖7、圖8示意性地示出形成根據本發明的制造半導體鰭片的方法各階段半導體結構的剖面圖。
【具體實施方式】
[0026]為使本發明的目的、技術方案和優點更加清楚，下面將結合附圖對本發明的實施例作詳細描述。
[0027]下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發明，而不能解釋為對本發明的限制。
[0028]本發明提供了一種FinFET器件，包括:襯底100 ;鰭片200，位于所述襯底100上方；淺溝槽隔離300，位于所述鰭片200兩側的襯底100上；隔離氧化層400，位于所述鰭片200中，其頂部與淺溝槽隔離300平齊；柵極結構600，位于所述第一淺溝槽隔離300上方，包裹所述鰭片200 ;源漏區，分別位于柵極疊層600兩側的鰭片200兩端。其中，所述隔離氧化層400的厚度為10?40nm。
[0029]溝道穿通電流是由于場效應晶體管的源結與漏結的耗盡區相連通而產生的，究其源頭，是由于溝道下方的區域柵控能力很弱，無法對該區域的載流子產生有效控制，形成較大的漏電流。因此，本發明從這一點出發，在現有的體硅工藝的基礎上，在器件溝道下方的鰭片區域中形成氧化隔離層，能夠有效地減小器件的柵控較弱的區域的載流子濃度，使器件具有與SOI器件類似的性能。與現有技術相比，本發明不僅能夠很好的抑制穿通電流，同時極大地提高了器件性能，且不增加工藝復雜度。
[0030]相應的，本發明還提供了一種FinFET制造方法，包括:
[0031]a.提供襯底100和鰭片200 ；
[0032]b.在所述鰭片200兩側的襯底100上形成淺溝槽隔離300 ；
[0033]c.在所述鰭片200兩側形成保護掩膜220 ；
[0034]d.對所述淺溝槽隔離300進行減薄，漏出部分鰭片200 ；
[0035]e.在未被淺溝槽隔離300和保護掩膜220覆蓋的鰭片上形成隔離氧化層400 ；
[0036]f.去除保護掩膜220，對所述淺溝槽隔離300進行加厚，使其與隔離氧化層400平齊；
[0037]g.在所述半導體結構上依次形成源漏區、柵極結構600以及層間介質層500。
[0038]其中，在步驟c中，所述保護掩膜220的材料為氮化硅和/或氧化硅；在步驟d中，對所述淺溝槽隔離300進行減薄的方法為各向異性反應離子刻蝕；所述淺溝槽隔離300減薄的厚度為10?40nm ;在步驟e中，形成隔離氧化層400的方法為干氧氧化；對所述淺溝槽隔離300進行加厚的方法為等離子體淀積。
[0039]以下將參照附圖更詳細地描述本實發明。在各個附圖中，相同的元件采用類似的附圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。
[0040]應當理解，在描述器件的結構時，當將一層、一個區域稱為位于另一層、另一個區域“上面”或“上方”時，可以指直接位于另一層、另一個區域上面，或者在其與另一層、另一個區域之間還包含其它的層或區域。并且，如果將器件翻轉，該一層、一個區域將位于另一層、另一個區域“下面”或“下方”。
[0041]如果為了描述直接位于另一層、另一個區域上面的情形，本文將采用“直接在……上面”或“在……上面并與之鄰接”的表述方式。
[0042]在下文中描述了本發明的許多特定的細節，例如器件的結構、材料、尺寸、處理工藝和技術，以便更清楚地理解本發明。但正如本領域的技術人員能夠理解的那樣，可以不按照這些特定的細節來實現本發明。例如，襯底和鰭片的半導體材料可以選自IV族半導體，如Si或Ge，或II1-V族半導體，如GaAs、InP、GaN、SiC，或上述半導體材料的疊層。
[0043]參見圖1，使出了本發明中的第一襯底100。所述第一襯底材料為半導體材料，可以是5圭，錯，神化嫁等，優選的，在本實施例中，所用襯底為5圭襯底。
[0044]接下來，經過投影，曝光，顯影，刻蝕等常規工藝對所述襯底進行刻蝕，形成鰭片200，所述刻蝕方法可以是干法刻蝕或干法/濕法刻蝕。如圖2所示，在鰭片200刻蝕完成之后，作為硬掩膜的掩膜板210暫不去除，便于在后續工藝中可重復使用。
[0045]接下來，對所述半導體結構進行淺溝槽隔離，以形成淺溝槽隔離結構300，如圖3所示。優選地，首先在半導體鰭片200上成氮化硅和緩沖二氧化硅圖形，作為溝槽腐蝕的掩膜。接下來在襯底上腐蝕出具有一定深度和側墻角度的溝槽。然后生長一薄層二氧化硅，以圓滑溝槽的頂角和去掉刻蝕過程中在硅表面引入的損傷。氧化之后進行溝槽填充，填充介質可以是二氧化硅。接下來使用CMP工藝對半導體襯底表面進行平坦化，氮化硅作為CMP的阻擋層。之后，以氮化硅為掩膜，對半導體結構表面進行刻蝕，為了避免后續工藝中擴散