場效應晶體管和方法
【專利說明】場效應晶體管和方法
[0001]相關申請的交叉引用
[0002]本申請涉及于2012年4月25日提交的美國專利申請系列號13/456,039。本申請還要求于2013年9月30日提交的美國專利申請系列號14/041,667和于2014年5月29日提交的美國專利申請系列號14/290,029的優先權和權益，這些申請整體地通過引用并入本文。
[0003]關于聯邦資金的聲明
[0004]本發明在美國政府合同DE-AR-0000117的資助下做出。美國政府在本發明中具有一定的權利。
技術領域
[0005]本公開涉及III族氮化物場效應晶體管(FETs)并且具體地涉及用于FET的絕緣柵。除非另有說明，則此文與帶有鈍化的III族氮化物絕緣柵晶體管有關。
【背景技術】
[0006]對于高速和高功率應用來說，III族氮化物晶體管是很有希望的，所述高速和高功率應用諸如電源開關，除了其他應用以外，其可用于電機驅動器和電源。
[0007]這些應用中的許多需要晶體管以常關模式操作。常關模式操作可通過許多方式來實現，但典型地要以較高的導通電阻和較低的輸出電流為代價。
[0008]于2012年4月25日提交的美國專利申請號13/456,039描述了一種常關型III族氮化物場效應晶體管以及制備常關型FET的方法。
[0009]于2013年9月30日提交的美國專利申請號14/041,667描述了具有高閾值電壓和低導通電阻的III族氮化物晶體管。
[0010]具有常關型III族氮化物晶體管的高功率應用需要絕緣柵來實現低泄漏電流，且需要有效的鈍化介電體來實現最小的俘獲效應。
[0011]最適合的柵極絕緣體和最適合的鈍化介電體通常是不同的材料，其可能導致工藝兼容性問題。例如，等離子體增強化學氣相沉積(PECVD)SiN膜是已知良好的鈍化材料，而金屬有機化學氣相沉積(MOCVD)AIN是已知良好的柵極絕緣體材料。
[0012]不幸的是，形成MOCVD AlN的工序可能降解已經在半導體上沉積的PECVD SiN膜。
[0013]所需要的是解決此工藝不兼容性問題且具有高擊穿電壓和低導通電阻的器件結構和制備該器件的方法。本文的實施方案考慮了這些和其他需求。
【發明內容】
[0014]在本文公開的第一個實施方案中，場效應晶體管(FET)包括多個半導體層，接觸半導體層中的至少一層的源極，接觸半導體層中的至少一層的漏極，覆蓋源極和漏極之間的半導體頂面的一部分的第一介電體層，延伸通過第一介電體層并且具有位于半導體層的頂面上或位于半導體層中的一層內的底部的第一溝槽，內襯第一溝槽并且覆蓋第一介電體層的一部分的第二介電體層，在半導體層、第一介電體層和第二介電體層上方的第三介電體層，延伸通過第三介電體層并且具有位于第二介電體層的表面上的第一溝槽中或位于第二介電體層內的底部、并且在第一介電體上的第二介電體的一部分上方延伸的第二溝槽，和填充第二溝槽的柵極。
[0015]在本文公開的另一實施方案中，一種制造場效應晶體管(FET)的方法包括:形成多個半導體層，形成接觸半導體層中的至少一層的源極，形成接觸半導體層中的至少一層的漏極，形成覆蓋源極和漏極之間的半導體頂面的一部分的第一介電體層，形成延伸通過第一介電體層并且具有位于半導體層的頂面上或位于半導體層中的一層內的底部的第一溝槽，形成內襯第一溝槽并且覆蓋第一介電體層的一部分的第二介電體層，形成在半導體層、第一介電體層和第二介電體層上方的第三介電體層，形成延伸通過第三介電體層并且具有位于第二介電體層的表面上的第一溝槽中或在第二介電體層內的底部、并且在第一介電體上的第二介電體的一部分上方延伸的第二溝槽，以及形成填充第二溝槽的柵極。
[0016]從后面的【具體實施方式】和附圖中，這些和其他特征以及優勢將變得進一步顯而易見。在附圖和說明書中，數字指示各種特征，在整個附圖和說明書中相同的數字指代相同的特征。
【附圖說明】
[0017]圖1顯示根據本公開的III族氮化物場效應晶體管的圖解；
[0018]圖2顯示根據本公開的FET的典型斷態電流電壓(IV)特性；
[0019]圖3顯示根據本公開的FET的典型動態電流電壓(IV)特性；
[0020]圖4顯示了根據本公開的另一場效應晶體管的圖解；
[0021]圖5顯示了根據本公開的又一場效應晶體管的圖解；
[0022]圖6顯不了根據本公開的再另一場效應晶體管的圖解;和
[0023]圖7顯示了根據本公開的柵極絕緣體堆疊的圖解。
【具體實施方式】
[0024]在下面的描述中，給出大量具體的細節以清楚地描述本文公開的各種具體的實施方案。然而，本領域技術人員將理解在此要求保護的發明可以在不需要下面所討論的所有具體細節的情況下實施。在其他情況下，沒有描述公知的特征以便不使本發明難以理解。
[0025]圖1顯示了根據本公開的III族氮化物場效應晶體管(FET)的圖解。FET具有在基板12上形成的緩沖層14。溝道層16在緩沖層14上形成和勢皇層18在溝道層16上形成。
[0026]基板12材料可以是硅(Si)、碳化硅(SiC)、藍寶石(Al2O3)、氮化鎵(GaN)或氮化鋁(AlN)0
[0027]緩沖層14可以是通過化學氣相沉積或分子束外延在基板12上生長的III族氮化物材料的堆疊。
[0028]溝道層16可以是通過化學氣相沉積或分子束外延在緩沖層14上生長的III族氮化物材料，諸如GaN。典型地，溝道層16是厚度范圍為5納米至幾微米的未摻雜的GaN層。
[0029]勢皇層18可以為1-30納米厚并且可以典型地為僅5nm厚。勢皇層18可以是AlGaN，具有25%A1成分。
[0030]源極20和漏極22與溝道層16接觸并且延伸通過勢皇層18。源極20和漏極22在溝道層16的對側端部上。
[OO31 ] 介電體層30可以為Inm-1OOnm厚并且典型地為1nm厚，并且可以為SiN，介電體層30通過金屬有機化學氣相沉積(MOCVD)沉積在AlGaN勢皇層18的頂部上。在優選的實施方案中，介電體層30在高于600°C的溫度，且典型地在900°C的溫度通過MOCVD沉積。
[0032]如圖1中所示，在源極20和漏極22之間，介電體層30在柵極區中AlGaN勢皇層18的頂部上被圖形化以1^2、1^1、1^、1^1和1^12的距離。在圖1的實施方案中，介電體層30不與源極20或漏極22中的任一個接觸。
[0033]如圖1中所示，具有Lg的長度的第一柵極溝槽32穿過介電體層30和勢皇層18形成。柵極溝槽32的底部38位于溝道層16內，并且在勢皇層18的下方延伸并且進入到溝道層16中達垂直距離36。此垂直距離36在勢皇層18和溝道層16的界面與柵極溝槽32的底部38之間，并且典型地為0-10納米(nm)。對于常關操作，垂直距離36需要等于或大于Onm，并且需要盡可能小以便最小化導通電阻。
[0034]柵極絕緣體33在柵極溝槽32中并且在介電體層30上方形成。如圖7中所示，柵極絕緣體33可以包括下列的堆疊:在柵極溝槽32的底部處的單晶AlN層104，其可以為至多2nm厚并且典型地為Inm厚；在單晶AlN層上的多晶AlN層102，其為lnm-50nm厚并且典型地為1nm厚；和在多晶AlN層上形成的SiN絕緣層100，其可以為lnm-50nm厚并且典型地為1nm厚。
[0035]單晶AlN 104優選地在大于600C且小于1100C的溫度下生長。生長單晶AlN 104的優選溫度為900C。多晶AlN 102優選在大于300C且小于900C的溫度下生長，且優選溫度為600Co
[0036]柵極絕緣體33堆疊使得FET成為常關