具有超結結構的半導體器件及其制備方法
【技術領域】
[0001]本發明屬于半導體器件的制造領域，涉及一種具有超結結構的半導體器件及其制備方法。
【背景技術】
[0002]金屬-氧化層-半導體-場效晶體管，簡稱金氧半場效晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor, M0SFET)是一種可以廣泛使用在模擬電路與數字電路的場效晶體管(field-effect transistor)。MOSFET依照其“通道”的極性不同，可分為N型和P型的M0SFET，通常又稱為NM0SFET與PM0SFET。常見的N型MOSFET采用一塊P型硅半導體材料作為襯底，在其上擴散形成N型區域，在頂面覆蓋絕緣層，最后在N型區域上設置孔，作為電極。為了改善某些參數的特性，如提高工作電流、提高工作電壓、降低導通電阻、提高開關特性等有不同的結構及工藝，構成所謂VM0S、DM0S、TMOS等結構。
[0003]對于普通VDM0SEFT (垂直雙擴散金屬氧化物場效應管)，當擊穿電壓要求越來越高時，導通電阻也越來越高，這就是通常所講的對于普通VDM0SEFT而言的“硅限”。打破“硅限”的結構即為超結(Super-Junct1n)結構，它通常將普通VDM0SEFT的漂移區替換或者部分替換成P/N柱對依次排列的3D結構，PN結在該結構內部按一定的規律排布。
[0004]現有的具有超結結構的半導體器件中包含有元胞區域和終端區域，所述元胞區域如圖1a至Ib所示,其中，圖1a為所述元胞區域I的縱截面示意圖，圖1b為圖1a沿AA’方向的截面示意圖。由圖1a可知，所述元胞區域I包括襯底11、位于所述襯底11上的第一導電類型的外延層12、位于所述第一導電類型的外延層12內的第二導電類型的導柱14、位于所述第二導電類型的導柱14上方的第二導電類型的本體區15和位于所述第二導電類型的本體區15內的第一導電類型的源區16 ;所述第二導電類型的導柱14間隔分布，相連兩個第二導電類型的導柱14之間的第一導電類型的外延層12為第一導電類型的導柱13，使得所述第一導電類型的導柱13與第二導電類型的導柱14沿著電流通路的方向在所述第一導電類型的外延層12內延伸，在垂直電流通路的方向交替連接設置，形成超結結構。所述第一導電類型的外延層12上形成有柵極結構17，所述柵極結構17包括位于所述第一導電類型的外延層12上的柵間介質層171、位于所述柵間介質層171上方的多晶硅柵極172和覆蓋在所述多晶硅柵極172上的氧化硅層173 ;所述柵極結構17上形成有源極電極18，所述源極電極18與所述第一導電類型的源區16和第二導電類型的本體區15電連接。由圖1a和圖1b還可以看出，所述第二導電類型的導柱14與所述第二導電類型的本體區15之間直接相連接，亦即所述第二導電類型的導柱14通過所述第二導電類型的本體區15與所述源極電極18相連接，且所述第二導電類型的導柱14中各個位置離子注入的劑量盡量保持相等，沒有比較明顯的差距。
[0005]現有的具有超結結構的半導體器件中由于所述元胞區域I內的所述第二導電類型的導柱14通過所述第二導電類型的本體區15直接與所述源極電極18相連接，會產生如下問題:
[0006]I)使得源漏極之間引入了大量的P/N結，從而增大了源漏極之間的電容，增大了所述半導體器件的開關損耗；
[0007]2)大量的P/N結的引入，會造成大量少子的注入和過快的反向抽取，從而在反向恢復階段造成更多的損耗以及過大的電壓震蕩；
[0008]3)使得所述元胞區域的擊穿電壓過高，使得所述半導體器件容易在終端擊穿，造成所述半導體器件耐用度降低。
【發明內容】
[0009]鑒于以上所述現有技術的缺點，本發明的目的在于提供一種具有超結結構的半導體器件，用于解決現有技術中由于元胞區域內的第二導電類型的導柱通過第二導電類型的本體區直接與源極電極相連接而導致的源漏極之間的電容增大，進而使得半導體器件的開關損耗增大的問題，造成大量少子的注入和過快的反向抽取，從而在反向恢復階段造成更多的損耗以及過大的電壓震蕩的問題，以及使得所述元胞區域的擊穿電壓過高，使得所述半導體器件容易在終端擊穿，造成所述半導體器件耐用度降低的問題。
[0010]為實現上述目的及其他相關目的，本發明提供一種具有超結結構的半導體器件，所述半導體器件至少包括:元胞區域，所述元胞區域包括襯底、位于所述襯底上的第一導電類型的外延層、位于所述第一導電類型的外延層內的第一導電類型的導柱和第二導電類型的導柱；所述第一導電類型的導柱與第二導電類型的導柱沿著電流通路的方向在所述第一導電類型的外延層內延伸，在垂直于電流通路的方向交替連接設置，形成超結結構；所述第一導電類型的外延層內還包括第二導電類型的第一本體區和位于所述第一本體區內的第一導電類型的源區；所述第一本體區位于所述第二導電類型的導柱的上方，且隨所述第二導電類型的導柱一起間隔分布；所述第二導電類型的導柱與位于其上方的所述第一本體區之間具有預設的第一間距。
[0011]優選地，所述第二導電類型的導柱與位于其上方的所述第一本體區之間的第一間距小于或等于4um。
[0012]優選地，所述元胞區域中還包括離子注入連接區，所述離子注入連接區一端與所述第二導電類型的導柱相連接，另一端與所述第二導電類型的導柱上方的所述第一本體區相連接。
[0013]優選地，所述離子注入連接區在所述第二導電類型的導柱上表面延伸的方向上間隔分布。
[0014]優選地，所述離子注入連接區內的離子注入劑量小于lX1013atom/cm2。
[0015]可選地，所述離子注入連接區為第二導電類型的離子注入連接區。
[0016]可選地，所述離子注入連接區為第一導電類型的離子注入連接區。
[0017]優選地，所述半導體器件還包括:終端區域，所述終端區域在垂直于電流通路方向上環繞所述元胞區域；過渡區域，所述過渡區域位于所述元胞區域和所述終端區域之間，且在垂直于電流通路方向上被所述終端區域所環繞；所述過渡區域包括襯底、位于所述襯底上的第一導電類型的外延層、至少一個第一導電類型的導柱和至少一個第二導電類型的導柱、以及位于所述第一導電類型的外延層內的第二導電類型的第二本體區；所述第二本體區將所述過渡區域內的至少一個第二導電類型的導柱連接至所述元胞區域內的所述第一導電類型的源區。
[0018]本發明還提供一種具有超結結構的半導體器件，所述半導體器件至少包括:元胞區域，所述元胞區域包括襯底、位于所述襯底上的第一導電類型的外延層、位于所述第一導電類型的外延層內的第一導電類型的導柱和第二導電類型的導柱；所述第一導電類型的導柱與第二導電類型的導柱沿著電流通路的方向在所述第一導電類型的外延層內延伸，在垂直于電流通路的方向交替連接設置，形成超結結構；所述第一導電類型的外延層內還包括第二導電類型的第一本體區和位于所述第一本體區內的第一導電類型的源區；所述第一本體區位于所述第二導電類型的導柱的上方，且隨所述第二導電類型的導柱一起間隔分布；所述第二導電類型的導柱包括第一子導柱和第二子導柱，所述第一子導柱與所述第二子導柱之間具有預設的第二間距；所述第一子導柱位于所述第二子導柱的上方，且所述第一子導柱遠離所述第二子導柱的一端與位于其上方的所述第一本體區相連接。
[0019]優選地，所述第一子導柱與所述第二子導柱之間的第二間距小于或等于4um。
[0020]優選地，所述元胞區域中還包括離子注入連接區，所述離子注入連接區一端與所述第一子導柱相連接，另一端與所述第二子導柱相連接。
[0021]優選地，所述離子注入連接區在所述第二子導柱上表面延伸的方向上間隔分布。
[0022]優選地，所述離子注入連接區內的離子注入劑量小于I X 1013atom/cm2。
[0023]可選地，所述離子注入連接區為第二導電類型的離子注入連接區。
[0024]可選地，所述離子注入連接區為第一導電類型的離子注入連接區。
[0025]優選地，所述半導體器件還包括:終端區域，所述終端區域在垂直于電流通路方向上環繞所述元胞區域；過渡區域，所述過渡區域位于所述元胞區域和所述終端區域之間，且在垂直于電流通路方向上被所述終端區域所環繞；所述過渡區域包括所述襯底、位于所述襯底上的第一導電類型的外延層、位于所述第一導電類型的外延層內的至少一個所述第一導電類型的導柱和至少一個所述第二導電類型的導柱、以及位于所述第一導電類型的外延層內的具有第二導電類型的第二本體區；所述第二本體區將所述過渡區域內的至少一個所述第二導電類型的導柱連接至所述元胞區域內的所述第一導電類型的源區。
[0026]本發明還提供一種具有超結結構的半導體器件，所述半導體器件至少包括:元胞區域，所述元胞區域包括襯底、位于所述襯底上的第一導電類型的外延層、位于所述第一導電類型的外延層內的第一導電類型的導柱和第二導電類型的導柱；所述第一導電類型的導柱與第二導電類型的導柱沿著電流通路的方向在所述第一導電類型的外延層內延伸，在垂