一種半導體器件及其制造方法、電子裝置的制造方法
【技術領域】
[0001]本發明涉及半導體制造工藝，具體而言涉及一種半導體器件及其制造方法、電子
目.ο
【背景技術】
[0002]用于對信息進行非易失性存儲的存儲器件被廣泛應用，這些器件包括只讀存儲器(ROM)、可編程只讀存儲器(PROM)、可擦除可編程只讀存儲器(EPROM)、電可擦除可編程只讀存儲器(EEPROM)、閃存(FLASH)等。
[0003]對于閃存而言，高I禹合比(high coupling rat1)意味著低操作電壓和低功耗。采用制作閃存的浮柵和控制柵的現有技術制備的閃存的耦合比較低，無法進一步提升閃存的性能。
[0004]因此，需要提出一種方法，以解決上述問題。
【發明內容】
[0005]針對現有技術的不足，本發明提供一種半導體器件的制造方法，包括:提供半導體襯底，在所述半導體襯底上依次沉積第一柵極介電層和第一柵極材料層；實施離子注入并退火，以在所述第一柵極材料層的上部形成摻雜離子層；在所述第一柵極材料層上沉積第二柵極材料層，并在所述半導體襯底中形成隔離結構；在所述第二柵極材料層的靠近所述隔離結構的部分上形成犧牲側墻，所述犧牲側墻之間的開口構成后續形成的凹槽的頂部開口圖案；形成用于填充第三柵極材料層的側壁呈階梯狀的凹槽，露出所述第一柵極材料層；依次形成第三柵極介電層和第三柵極材料層，以填充所述凹槽。
[0006]在一個示例中，所述離子注入的離子為鍺離子。
[0007]在一個示例中，形成所述隔離結構的工藝步驟包括:在所述第二柵極材料層上形成具有所述隔離結構的圖案的掩膜層；以所述掩膜層為掩膜，依次蝕刻所述第二柵極材料層、所述摻雜離子層、所述第一柵極材料層、所述第一柵極介電層和所述半導體襯底，形成用于填充構成所述隔離結構的材料的溝槽；沉積構成所述隔離結構的材料于所述溝槽中，并實施化學機械研磨，直至露出所述掩膜層的頂部；去除所述掩膜層。
[0008]在一個示例中，形成所述犧牲側墻的工藝步驟包括:沉積犧牲層，覆蓋所述第二柵極材料層和所述隔離結構；蝕刻所述犧牲層，露出所述隔離結構的同時形成所述犧牲側墻。
[0009]在一個示例中，形成所述凹槽的工藝步驟包括:以所述犧牲側墻為掩膜，依次蝕刻所述第二柵極材料層和所述摻雜離子層，形成所述凹槽；通過蝕刻去除所述掩膜側墻。
[0010]在一個示例中，對所述第二柵極材料層的蝕刻為干法蝕刻，對所述摻雜離子層的蝕刻為濕法蝕刻。
[0011]在一個示例中，所述第一柵極材料層和所述第二柵極材料層構成浮柵，所述第三柵極材料層構成控制柵。
[0012]在一個實施例中，本發明還提供一種采用上述方法制造的半導體器件。
[0013]在一個實施例中，本發明還提供一種電子裝置，所述電子裝置包括所述半導體器件。
[0014]根據本發明，通過增大浮柵和控制柵的接觸面積，來提高閃存的耦合比，進而提升閃存的性能。
【附圖說明】
[0015]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。
[0016]附圖中:
[0017]圖1A-圖1G為根據本發明示例性實施例一的方法依次實施的步驟所分別獲得的器件的示意性剖面圖；
[0018]圖2為根據本發明示例性實施例的方法依次實施的步驟的流程圖。
【具體實施方式】
[0019]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。
[0020]為了徹底理解本發明，將在下列的描述中提出詳細的步驟，以便闡釋本發明提出的半導體器件及其制造方法、電子裝置。顯然，本發明的施行并不限定于半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0021]應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0022]為了提高閃存的耦合比，本發明提出一種自下而上層疊的浮柵和控制柵結構，浮柵和控制柵之間的界面呈階梯狀。下面，通過一下示例性實施例闡釋形成上述自下而上層疊的浮柵和控制柵結構的方法。
[0023][示例性實施例一]
[0024]參照圖1A-圖1G，其中示出了根據本發明示例性實施例一的方法依次實施的步驟所分別獲得的器件的示意性剖面圖。
[0025]首先，如圖1A所示，提供半導體襯底100，半導體襯底100的構成材料可以采用未摻雜的單晶硅、摻雜有雜質的單晶硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。作為示例，在本實施例中，半導體襯底100的構成材料選用單晶硅，其表面晶向為〈110〉、〈111〉或其它晶向。
[0026]在半導體襯底100上依次沉積第一柵極介電層101和第一柵極材料層102。第一柵極介電層101包括氧化物層，例如二氧化硅(S12)層。第一柵極材料層102包括多晶硅層、金屬層、導電性金屬氮化物層、導電性金屬氧化物層和金屬硅化物層中的一種或多種，其中，金屬層的構成材料可以是鎢(W)、鎳(Ni)或鈦(Ti);導電性金屬氮化物層包括氮化鈦(TiN)層；導電性金屬氧化物層包括氧化銥(IrO2)層；金屬硅化物層包括硅化鈦(TiSi)層。實施所述沉積可以采用本領域技術人員所熟習的任何現有技術，優選化學氣相沉積法(CVD)，如低溫化學氣相沉積(LTCVD)、低壓化學氣相沉積(LPCVD)、快熱化學氣相沉積(RTCVD)、等離子體增強化學氣相沉積(PECVD)。
[0027]接著，如圖1B所示，實施離子注入并退火，以在第一柵極材料層102的上部形成摻雜離子層103。作為示例，所述離子注入的離子可以為鍺離子，所述退火可以為激光退火。
[0028]接著，如圖1C所示，沉積第二柵極材料層104，覆蓋摻雜離子層103。第二柵極材料層104包括多晶硅層、金屬層、導電性金屬氮化物層、導電性金屬氧化物層和金屬硅化物層中的一種或多種，其中，金屬層的構成材料可以是鎢、鎳或鈦；導電性金屬氮化物層包括氮化鈦層；導電性金屬氧化物層包括氧化銥層；金屬硅化物層包括硅化鈦層。實施所述沉積可以采用本領域技術人員所熟習的任何現有技術，優選化學氣相沉積法，如低溫化學氣相沉積、低壓化學氣相沉積、快熱化學氣相沉積、等離子體增強化學氣相沉積。
[0029]接著，如圖1D所示，在半導體襯底100中形成隔離結構105。作為示例，形成隔離結構105的工藝步驟包括:在第二柵極材料層104上形成具有隔離結構105的圖案的掩膜層；以所述掩膜層為掩膜，依次蝕刻第二柵極材料層104、摻雜離子層103、第一柵極材料層102、第一柵極介電層101和半導體襯底100，形成用于填充構成隔離結構105的材料的溝槽；沉積構成隔離結構105的材料于所述溝槽中，并實施化學機械研磨