深溝槽電容器件的制作方法
【技術領域】
[0001]本申請涉及半導體制造技術領域，具體而言，涉及一種深溝槽電容器件的制作方法。
【背景技術】
[0002]隨著半導體器件尺寸的不斷縮小和集成度的不斷提高，電容的性能也需要得到提升，即在電容面積減小的前提下增加其電荷存儲量。眾所周知，深溝槽電容器件大大縮小了電容所占面積。而要得到更高容量的電容，需要采用高介電常數材料作為介電質，而現有的深溝槽電容器件形成工藝，是在深溝槽式電容形成之后，再進行CMOS前端工藝和后端工藝的制作，其中在CMOS前端工藝過程中，需要經過多次的熱氧化和退火等高溫處理，在深溝槽式電容中的高介電常數材料(高K材料)的完整性和穩定性會遭到破壞，進而會影響該電容的電荷存儲量和可靠性，導致該電容的電容降低，其中專利號為US6563160的美國專利公開了一種深溝槽DRAM的制作方法，該制作方法中采用金屬作為柵極結構，避免了高K材料在形成柵極結構的過程中受到高溫的影響。但是由于過早的使用金屬材料，引入了金屬離子對半導體器件的污染問題。
【發明內容】
[0003]本申請旨在提供一種深溝槽電容器件的制作方法，以解決現有技術中的深溝槽電容器件的制作方法的CMOS前端工藝中的高溫處理對高K材料的穩定性造成破壞的問題。
[0004]為了實現上述目的，根據本申請的一個方面，提供了一種深溝槽電容器件的制作方法，該制作方法包括:步驟SI，在半導體襯底中形成第一深溝槽；步驟S2，在距半導體襯底表面0.3?I μ m以下的第一深溝槽周圍的半導體襯底中形成掩埋電極；步驟S3，在第一深溝槽中設置填充材料；步驟S4，實施CMOS前端工藝，得到位于半導體襯底上的層間介質層；步驟S5，對層間介質層進行刻蝕使填充材料裸露；步驟S6，去除填充材料，使第一深溝槽的側壁裸露形成第二深溝槽；以及步驟S7，在第二深溝槽中設置依次遠離第二深溝槽側壁的介電材料層和上電極。
[0005]進一步地,上述步驟S7包括:步驟S71,在第二深溝槽的側壁上和層間介質層表面上設置高K材料，形成介電材料層；步驟S72，在介電材料層上設置摻雜多晶硅，形成摻雜多晶硅層；步驟S73，去除位于層間介質層以上的介電材料層和摻雜多晶硅層；以及步驟S74，在摻雜多晶硅層上設置金屬材料，形成金屬層，其中摻雜多晶硅層和金屬層形成上電極。
[0006]進一步地，上述摻雜多晶硅層中的摻雜物為IIIA族或VA族元素離子，摻雜濃度為120 ?1022atoms/cm3。
[0007]進一步地，上述步驟S74還包括:對層間介質層進行刻蝕，形成凹槽；在摻雜多晶硅層上、凹槽中設置金屬材料，形成金屬層，其中位于第二深溝槽中的摻雜多晶硅層和金屬層形成上電極，位于凹槽中的金屬層形成接觸通孔。
[0008]進一步地，上述步驟S71采用原子層沉積工藝或者化學氣相沉積工藝形成介電材料層，步驟S72采用低壓化學氣相沉積工藝形成摻雜多晶硅層。
[0009]進一步地，上述高K材料的介電常數大于8.0。
[0010]進一步地，上述高K材料為金屬氧化物、氧化物合金或硅酸鹽化合物，優選高K材料選自Si3N4、Al2O3, Y2O3, La2O3, HfO2和ZrO2組成的組中的一種或多種。
[0011]進一步地，上述步驟S73包括:在多晶層上形成光刻膠；對光刻膠進行圖形化處理，保留第二深溝槽中的光刻膠；對位于層間介質層以上的介電材料層和摻雜多晶硅層進行刻蝕。
[0012]進一步地，上述步驟S73包括:在多晶層上形成光刻膠；對摻雜多晶硅層和介電材料層進行CMP。
[0013]進一步地，上述金屬材料為T1、Ta、W、氮化鈦、氮化鉭、氮化鎢、鈦鉭合金、鈦鎢合金或者鉭鶴合金。
[0014]進一步地，上述步驟S3采用低臺階覆蓋能力的化學氣相沉積工藝在深溝槽中設置填充材料。
[0015]進一步地，上述填充材料為氧化硅和/或氮化硅。
[0016]進一步地，上述步驟S6采用濕法刻蝕或干法刻蝕與濕法刻蝕相結合的方式去除填充材料。
[0017]進一步地，上述步驟S2采用氣相擴散或者通過摻雜玻璃中的摻雜物向外擴散工藝形成掩埋電極。
[0018]應用本申請的技術方案，在實施CMOS前端工藝之前，采用填充材料將所形成的深溝槽進行填充即形成假深溝槽式存儲電容，避免了 CMOS前端工藝對深溝槽結構的破壞；在完成CMOS前端工藝之后，將深溝槽中的填充材料去除，并設置介電材料層和上電極，進而避免了 CMOS前端工藝對介電材料層的破壞，使得所形成的介電材料層保持較高的電荷容量和穩定性。
【附圖說明】
[0019]構成本申請的一部分的說明書附圖用來提供對本申請的進一步理解，本申請的示意性實施例及其說明用于解釋本申請，并不構成對本申請的不當限定。在附圖中:
[0020]圖1示出了本申請的深溝槽電容器件的制作方法的流程示意圖；
[0021]圖2至圖15示出了實施圖1所示各步驟后的晶片的剖面結構示意圖；
[0022]圖2示出了半導體襯底中形成深溝槽后的剖面結構示意圖；
[0023]圖3示出了在距圖2所示的半導體襯底表面為0.3?I μ m以下的深溝槽周圍的半導體襯底中形成掩埋電極后的剖面結構示意圖；
[0024]圖4示出了在圖3所示的深溝槽中設置填充材料后的剖面結構示意圖；
[0025]圖5示出了刻蝕圖4所示的硬掩膜層和半導體襯底形成淺溝槽后的剖面結構示意圖；
[0026]圖6示出了在圖5所示的淺溝槽中形成淺溝槽隔離結構后的剖面結構示意圖；
[0027]圖7示出了減薄圖6所示的淺溝槽隔離結構并去除硬掩膜層后的剖面結構示意圖；
[0028]圖8示出了在圖7所示的半導體襯底上設置柵極結構、側墻和層間介質層后的剖面結構示意圖；
[0029]圖9示出了對圖8所示的層間介質層進行刻蝕使填充材料裸露后的剖面結構示意圖；
[0030]圖10示出了去除圖9所示的填充材料后的剖面結構示意圖；
[0031]圖11示出了在圖10所示的深溝槽的側壁上和層間介質層表面上設置高K材料形成介電材料層后的剖面結構示意圖；
[0032]圖12示出了在圖11所示的介電材料層上設置摻雜多晶硅形成摻雜多晶硅層后的剖面結構示意圖；
[0033]圖13 TJK出了去除圖12所TJK的位于層間介質層以上的介電材料層和摻雜多晶娃層后的剖面結構示意圖；
[0034]圖14示出了對圖13所示的層間介質層進行刻蝕形成凹槽后的剖面結構示意圖；以及
[0035]圖15不出了在圖14所不的摻雜多晶娃層上、凹槽中設置金屬材料,形成金屬層后的剖面結構示意圖，其中位于深溝槽中的摻雜多晶硅層和金屬層形成上電極，位于凹槽中的金屬層形成接觸通孔。
【具體實施方式】
[0036]應該指出，以下詳細說明都是例示性的，旨在對本申請提供進一步的說明。除非另有指明，本文使用的所有技術和科學術語具有與本申請所屬技術領域的普通技術人員通常理解的相同含義。
[0037]需要注意的是，這里所使用的術語僅是為了描述【具體實施方式】，而非意圖限制根據本申請的示例性實施方式。如在這里所使用的，除非上下文另外明確指出，否則單數形式也意圖包括復數形式，此外，還應當理解的是，當在本說明書中使用屬于“包含”和/或“包括”時，其指明存在特征、步驟、操作、器件、組件和/或它們的組合。
[0038]為了便于描述，在這里可以使用空間相對術語，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用來描述如在圖中所示的一個器件或特征與其他器件或特征的空間位置關系。應當理解的是，空間相對術語旨在包含除了器件在圖中所描述的方位之外的在使用或操作中的不同方位。例如，如果附圖中的器件被倒置，則描述為“在其他器件或構造上方”或“在其他器件或構造之上”的器件之后將被定位為“在其他器件或構造下方”或“在其他器件或構造之下”。因而，示例性術語“在……上方”可以包括“在……上方”和“在……下方”兩種方位。該器件也可以其他不同方式定位(旋轉90度或處于其他方位)，并且對這里所使用的空間相對描述作出相應解釋。
[0039]正如【背景技術】所介紹的，現有深溝槽電容器件制作方法中形成ST1、柵極結構的過程中的高溫影響高K材料的穩定性，導致其電荷容量降低、電容器件可靠性下降，為了解決如上高K材料穩定性遭到破壞的問題，本申請提出了一種深溝槽電容器件的制作方法。
[0040]本申請一種優選實施方式提供的制作方法包括:步驟SI，在半導體襯底100中形成第一深溝槽300 ;步驟S2，在距半導體襯底100表面0.3um?Ium以下的深溝槽周圍的半導體襯底100中形成掩埋電極301 ;步驟S3，在第一深溝槽300中設置填充材料302 ;步驟S4，實施CMOS前端工藝，得到位于半導體襯底100上的層間介質層104 ;步驟S5，對層間介質層104進行刻蝕使填充材料302裸露；步驟S6，去除填充材料302，使第一深溝槽300的側壁裸露，形成第二深溝槽400 ;以及步驟S7，在第二深溝槽400中設置依次遠離第二深溝槽400側壁的介電材料層303和上電極。
[0041]圖1示出了上述制作方法的流程示意圖，上述制作方法在實施CMOS前端工藝之前，采用填充材料302將所形成的第一深溝槽300進行填充即形成假深溝槽式存儲電容，避免了 CMOS前端工藝對第一深溝槽300結構的破壞；在完成CMOS前端工藝之后，將第一深溝槽300中的填充材料302去除，并設置介電材料層303和上電極，進而避免了 CMOS前端工藝對介電材料層303的破壞，使得所形成的介電材料層303保持較高的電荷容量和穩定性。
[0042]現在，將參照附圖更詳細地描述根據本申請的示例性實施方式。然而，這些示例性實施方式可以由多種不同的形式來實施，并且不應當被解釋為只限于這里所闡述的實施方式。應當理解的是，提供這些實施方式是為了使得本申請的公開徹底且完整，并且將這些示例性實施方式的構思充分傳達給本領域普通技術人員，在附圖中，為了清楚起見，擴大了層和區域的厚度，并且使用相同的附圖標記表示相同的器件，因而將省略對它們的描述。
[0043]首先，在半導體襯底100中形成圖2所示的第一深溝槽300，該過程包括在半導體襯底100上設置硬掩膜層200 ;然后，在硬掩膜層200上設置光刻膠層(圖中未示出)，并對該光刻膠層進行圖形化處理；接著在圖形化的光刻膠層(圖中未示出)的保護下對硬掩膜層200和半導體襯底100進行刻蝕形成圖2所示的第一深溝槽300。該刻蝕過程采用本領域常用的反應離子刻蝕或等離子體干法刻蝕，本領域技術人員可以參考深溝槽常規刻蝕方式實施，在此不再贅述。
[0044]形成第一深溝槽300之后，在距半導體襯底100表面0.3?I μ m以