具有屏蔽柵的溝槽分離側柵mosfet的制造方法
【技術領域】
[0001]本發明涉及一種半導體集成電路制造方法，特別是涉及一種具有屏蔽柵(ShieldGate Trench，SGT)的溝槽分離側柵MOSFET的制造方法。
【背景技術】
[0002]如圖1A至圖1F所示，是現有具有屏蔽柵的溝槽分離側柵MOSFET的制造方法各步驟中的器件結構示意圖；這種方法是采用自下而上的方法形成具有屏蔽柵的溝槽分離側柵結構，包括如下步驟:
[0003]步驟一、如圖1A所不，提供一半導體襯底如娃襯底101;在半導體襯底101的表面形成硬質掩模層102，硬質掩模層102能采用氧化層，或采用氧化層加氮化層。之后采用光刻工藝對硬質掩模層102進行刻蝕定義出柵極形成區域，之后再以硬質掩模層102為掩模對半導體襯底101進行刻蝕形成深溝槽103。
[0004]步驟二、如圖1B所示，在深溝槽103的側面和底部表面形成氧化層104。
[0005]步驟三、如圖1C所示，在所述深溝槽103中填充源多晶硅105，該源多晶硅105即為作為屏蔽柵的多晶硅。
[0006]步驟四、如圖1D所示，將深溝槽103頂部區域的氧化層104去除。
[0007]步驟五、如圖1E所示，形成柵氧化層和多晶硅柵106。多晶硅柵106即為溝槽柵，且組成溝槽柵的多晶硅柵106僅位于溝槽的側面，同一溝槽的兩側面之間的多晶硅柵106呈分離結構，為了和完全填充于溝槽頂部的多晶硅柵組成的溝槽柵相區別，將這種形成于溝槽側壁的具有分離式結構的溝槽柵稱為溝槽分離側柵。
[0008]步驟六、如圖1F所示，形成阱區107，源區108，阱區接觸區109，層間膜110，接觸孔111，正面金屬層112，對正面金屬層112光刻分別形成源極和柵極，其中源極通過接觸孔和底部的源區108、阱區接觸區109以及源多晶硅105接觸，柵極通過接觸孔和多晶硅柵106接觸。
[0009]之后形成在半導體襯底101的背面形成漏區和背面金屬層。
[0010]現有方法中，多晶硅柵106的一個側面通過柵氧化層和阱區107隔離，阱區107的被多晶硅柵106側面覆蓋的表面用于形成溝道。由圖1F所示可知，上述現有方法形成的多晶硅柵106僅位于深溝槽頂部的側壁，這種具有側壁多晶硅結構的垂直器件能夠增加工作電流；同時源多晶硅105填充于整個深溝槽中，源多晶硅105能形成良好的屏蔽，具有較小的底部電容，從而能減少源漏或柵漏的輸入電容，提高頻率特性。
[0011]由上可知，上述具有側壁多晶硅結構的多晶硅柵為具有屏蔽柵的分離側柵結構的溝槽柵功率器件，這種器件的多晶硅柵由于具有側壁多晶硅結構而使溝槽柵功率器件如MOSFET器件具有低導通電阻的優點，然而其輸入電阻即柵極電阻較大，原因為多晶硅柵僅形成于溝槽側壁，這會導致RC延遲較大，阻礙其在高頻電路中的應用。
[0012]另外，現有工藝方法中，使用“柵優先”(GateFirst)的工藝流程，即先形成溝槽柵極和源屏蔽電極形成阱區和源區的方法，現有方法中溝槽柵極由多晶硅柵組成、源屏蔽電極由源多晶硅組成。該方法需要大量的熱過程對多晶硅進行退火以降低柵極電阻，另外阱區不能有效貼合多晶硅柵造成額外的柵漏電容。
[0013]另外，上述現有方法中，多晶硅柵106的另一個側面和源多晶硅105之間隔離的氧化層即柵源隔離氧化層是和柵氧化層同時形成的，這使得柵源隔離氧化層和柵氧化層一樣薄，這會帶來較大的柵源漏電。
【發明內容】
[0014]本發明所要解決的技術問題是提供一種具有屏蔽柵的溝槽分離側柵MOSFET的制造方法，能降低柵極電阻、減少RC延遲以拓展器件在高頻電路中的應用，能優化柵極和源屏蔽電極形成工藝、減少熱過程工藝步驟、縮短產品制造周期、能減小柵漏電容，還能提高柵源隔離氧化層的厚度、減少柵源漏電。
[0015]為解決上述技術問題，本發明提供的具有屏蔽柵的溝槽分離側柵MOSFET的制造方法包括如下步驟:
[0016]步驟一、提供一半導體襯底，進行離子注入在所述半導體襯底中形成阱區；進行重摻雜的源注入在所述阱區表面形成源區；對所述阱區和所述源區進行熱退火推進工藝。
[0017]步驟二、在形成有所述阱區和所述源區的所述半導體襯底表面形成硬質掩模層，采用光刻工藝定義出柵極形成區域，采用刻蝕工藝將所述柵極形成區域的所述硬質掩模層去除。
[0018]步驟三、以刻蝕后的所述硬質掩模層為掩模對所述半導體襯底進行第一次各向異性刻蝕形成溝槽，在所述第一次各向異性刻蝕之后進行對所述半導體襯底進行第二次各向同性刻蝕，所述第二次各向同性刻蝕將所述溝槽的寬度刻蝕到大于所述硬質掩模層所定義的開口寬度;所述第二次各向同性刻蝕后，所述溝槽的深度大于所述阱區的深度。
[0019]步驟四、在所述溝槽的側面和底部表面依次形成柵介質層和柵極金屬層，位于所述溝槽兩個側面的所述柵極金屬層之間具有間距，所述柵極金屬層也延伸到所述溝槽外的所述硬質掩模層表面。
[0020]步驟五、對所述柵極金屬層進行回刻，該回刻工藝將所述溝槽底部表面和所述溝槽外部的所述硬質掩模層表面的所述柵極金屬層去除，所述回刻工藝后所述溝槽側面的所述柵極金屬層保留;所述回刻工藝后的所述柵極金屬層從側面覆蓋所述阱區且被所述柵極金屬層側面覆蓋的所述阱區表面用于形成溝道。
[0021 ]步驟六、以所述硬質掩模層為掩模對所述溝槽底部的所述半導體襯底進行第三次各向異性刻蝕形成深溝槽。
[0022]步驟七、在所述深溝槽的側面和底部表面以及所述柵極金屬層的側面同時形成第一氧化層。
[0023]步驟八、進行源屏蔽金屬層生長，所述源屏蔽金屬層將形成有所述第一氧化層的所述深溝槽和所述溝槽完全填充。
[0024]進一步的改進是，步驟五所述回刻工藝后位于所述溝槽兩個側面的所述柵極金屬層之間的間距大于等于所述硬質掩模層所定義的開口寬度。
[0025]進一步的改進是，步驟八之后，還包括如下步驟:
[0026]步驟九、將所述溝槽外的所述源屏蔽金屬層、所述第一氧化層和所述硬質掩模層都去除并將所述半導體襯底表面露出。
[0027]步驟十、在所述半導體襯底正面形成層間膜、接觸孔和正面金屬層，對所述正面金屬層進行光刻刻蝕形成源極和柵極，所述源極通過接觸孔和所述源區以及所述源屏蔽金屬層接觸，所述柵極通過接觸孔和所述柵極金屬層接觸。
[0028]步驟十一、對所述半導體襯底背面進行減薄并形成重摻雜的漏區，在所述漏區的背面形成背面金屬層作為漏極。
[0029]進一步的改進是，所述半導體襯底為硅襯底，在所述硅襯底表面形成有硅外延層，所述深溝槽位于所述硅外延層內。
[0030]進一步的改進是，所述柵介質層為柵氧化層。
[0031]進一步的改進是，所述硬質掩模層由氧化層組成或者由氧化層加氮化層組成。
[0032]進一步的改進是，溝槽柵功率器件為溝槽柵功率MOSFET器件。
[0033]進一步的改進是，步驟九中所述接觸孔的開口形成后、金屬填充前，還包括在和所述源區相接觸的接觸孔的底部進行重摻雜注入形成阱區接觸區的步驟。
[0034]進一步的改進是，所述柵極金屬層的材料包括鎢或鈦。
[0035]進一步的改進是，所述源屏蔽金屬層的材料包括鎢或鈦。
[0036]本發明具有如下有益效果:
[0037]1、本發明的溝槽柵即柵極金屬層采用金屬層組成，相對于多晶硅組成的溝槽柵，本發明能降低柵極電阻、減少RC延遲以拓展器件在高頻電路中的應用；另外，本發明的屏蔽柵即源屏蔽金屬層也采用金屬層組成，能進一步的降低寄生電阻，提高器件的頻率特性。
[0038]2、相對于現有工藝采用的“柵優先”的工藝流程，本發明采用“柵后形成(GateLast)”的工藝流程，即先形成阱區和源區，再制作溝槽柵極和源屏蔽電極的方法，本發明方法中溝槽柵極由柵極金屬層組成、源屏蔽電極由源屏蔽金屬層組成。本發明的“柵后形成”的方法不需要對溝槽柵極和源屏蔽電極材料進行高溫退火，能縮短產品生產周期，另外阱區能完美貼合柵極金屬層從而能消除多余的柵漏電容。
[0039]3、本發明通過自上而下的工藝流程，先形成頂部的柵極金屬層，再進一步刻蝕形成深溝槽，柵極金屬層采用側壁結構，這樣在形成源屏蔽金屬層之前，能在深溝槽的側面和底部表面以及柵極金屬層的側面同時形成第一氧化層，第一氧化層的底部作為源屏蔽金屬層和半導體襯底之間的隔離氧化層，而第一氧化層的頂部則作為柵極金屬層和源屏蔽金屬層之間的隔離氧化層即柵源隔離氧化層，相對于現有自下而上的方法，本發明的柵源隔離氧化層不必再受到較薄的柵氧化層的厚度的限制，從而能提高柵源隔離氧化層的厚度、減少柵源漏電。
[0040]4、本發明的深溝槽和頂部的溝槽為自對準結構，即本發明通過對溝槽增加一步各向同性刻蝕展寬后，且對柵極金屬層回刻之后，依然能夠采用定義溝槽的硬質掩模層定義深溝槽，也即本發明不需要增加其它光刻工藝來定義深溝槽，所以本發明采用較低的工藝成本就能實現。
【附圖說明】
[0041]下面結合附圖和【具體實施方式】對本發明作進一步詳細的說明:
[0042]圖1A-圖1F是現有具有屏蔽柵的溝槽分離側柵MOSFET的制造方法各步驟中的器件結構示意圖；
[0043]圖2是本發明實施例方法流程圖；
[0044]圖3A-圖3Q是本發明實施例方法各步驟中的器件結構示意圖。
【具體實施方式】
[0045]如圖2所示，是本發明實施例方法流程圖；如圖3A至圖3Q所示，是本發明實施例方法各步驟中的器件結構示意圖。本發明實施例具有屏蔽柵的溝槽分離側柵MOSFET的制造方法包括如下步驟:
[0046]步驟一、如圖3A所示，提供一半導體襯底I，進行離子注入在所述半導體襯底I中形成阱區