采用薄膜晶體管和肖特基二極管的非易失性存儲器裝置的制造方法
【專利說明】采用薄膜晶體管和肖特基二極管的非易失性存儲器裝置
[0001]相關申請的交叉引用:
[0002]本申請要求具有2012年9月10日為申請日的號為61/699,211的臨時專利申請以及具有隨后申請日的號為61/702,485的臨時專利申請的優先權。
[0003]聯邦政府資助的研究:無。
[0004]序列表:無。
[0005]現有技術文獻
[0006]Agan等人于2012年11月8日提交的美國專利申請公開2012/0281465。
[0007]Agan等人于2012年10月11日提交的美國專利申請公開2012/0257449。
[0008]Kim于2004年6月15日提交的號為6,750,540的美國專利。
[0009]Gallagher等人于1997年6月17日提交的號為5，640，343的美國專利。
[0010]Panchula于2007年5月29日提交的號為7，224，601的美國專利。
[0011]Kitagawa等人于2009年5月5日提交的號為7，529，121的美國專利。
[0012]Garni等人于2005年I月4日提交的號為6，838，721的美國專利。
[0013]Ueda于2010年2月23日提交的號為7，668，005的美國專利。
[0014]Prall于2010年8月26日提交的美國專利申請公開2010/0213458。
[0015]Shukh于2013年4月2日提交的號為8,411,494的美國專利。
[0016]Mikawa等人于2012年7月24日提交的號為8，227，788的美國專利。
[0017]Hsu等人于2009年10月27日提交的號為7，608，514的美國專利。
[0018]Li等人于2011年6月28日提交的號為7，968，419的美國專利。
[0019]Chen等人于2012年10月16日提交的號為8，289，746的美國專利。
[0020]Wang等人于2012年9月6日提交的美國專利申請公開2012/0224417。
[0021]Bethune等人于2013年2月21日提交的美國專利申請公開2013/0044532。
[0022]DeBrosse等人于2013年8月29日提交的美國專利申請公開2013/0223125。
技術領域
[0023]本公開涉及非易失性存儲器陣列和裝置;更具體地，涉及在存儲單元處采用背靠背肖特基二極管以及作為選擇元件的薄膜晶體管的交叉點存儲器陣列，使得低成本的三維存儲器陣列能夠用于單獨的儲存器裝置或芯片上的嵌入式存儲器。
[0024]附圖標記、文本和縮寫解釋
[0025]12釘扎(pinned)(或參考)磁性層
[0026]14隧道勢皇層
[0027]16自由(或存儲)磁性層
[0028]18非晶形半導體層
[0029]22存儲器單元的陣列
[0030]24位線驅動器[0031 ]26字線驅動器
[0032]28源線驅動器
[0033]30磁性隨機存取存儲器(MRAM)陣列
[0034]60硅襯底
[0035]61 CMOS 電路層
[0036]62互連層
[0037]63包括MTJ元件、背靠背肖特基二極管和導線的MTJ層
[0038]64薄膜晶體管(TFT)層
[0039]65 互連
[0040]66字導線-兩個MTJ層共用[0041 ]70玻璃襯底
[0042]80導線，代表位線或字線
[0043]81用于薄膜晶體管的面積
[0044]82在導線和薄膜晶體管之間的互連
[0045]BBSD-背靠背肖特基二極管
[0046]BL，BL1，BL2，BL3...BLN 位線
[0047]C，C11_C33...CNM 存儲器單元
[0048]Fm用于MTJ層(包括MTJ、導線、和BBSD)的技術節點的最小特征尺寸
[0049]Ft用于TFT層的技術節點的最小特征尺寸
[0050]Fe用于CMOS電路層的技術節點的最小特征尺寸[0051 ]JJ11-J33磁性隧道結
[0052]K，K11-K33....KNM (存儲器元件)磁性隧道結和包括背靠背肖特基二極管一部分的半導體層
[0053]M-在存儲器陣列中的字線數
[0054]N-在存儲器陣列中的位線數
[0055]MTJ-磁性隧道結
[0056]SA1-SA3…SAM感測放大器
[0057]TFT-薄膜晶體管
[0058]Tbl-Tb6...Tb(Nx2)位線晶體管
[0059]Tsl_Ts3...TsM讀取晶體管
[0060]Twl-Tw6,...Tw(Mx2)字線晶體管
[0061]WL，WL1，WL2，WL3...WLM字線
【背景技術】
[0062]使用磁性隧道結(MTJ)的諸如電阻隨機存取存儲器(ReRAM)和磁性隨機存取存儲器(MRAM)的非易失性交叉點存儲器的技術是用于給將來的存儲器應用提供致密和快速非易失性存儲方案的有望成功的候選。
[0063]常規MTJ包括通過薄隧道勢皇層與彼此分開的至少一個釘扎鐵磁性層和一個自由鐵磁性層。自由層具有可逆的磁化方向，該磁化方向可具有平行于或反向平行于釘扎層的固定磁化方向的兩個穩定方向C3MTJ的電阻取決于在自由層和釘扎層中的磁化的相互取向，并且可以有效地控制。
[0064]典型的MRAM裝置包括存儲器單元的陣列，沿著存儲器單元的列(或行)延伸的多個平行字線，以及沿著存儲器單元的行(或列)延伸的多個平行位線。字線和位線彼此重疊但在垂直方向上彼此間隔開。每個存儲器單元位于字線和位線的交叉點處，并且通常包括與選擇金屬氧化物半導體(M0S)晶體管串聯連接的單個MTJο串聯連接的MTJ和晶體管在一個終端處電耦合到字線以及在相對終端處電耦合到位線。
[0065]圖1示出根據在美國專利申請公開US2012/0281465中所公開的現有技術的用于磁性隨機存取存儲器(MRAM)陣列的電路圖。美國專利申請公開US 2012/0281465詳細公開將位(“O”和“I”)寫入到存儲器單元以及讀取和擦除位的各種方法。US2012/0281465的公開內容以其全文以引用的方式并入本文。
[0066]圖2示出根據現有技術的通過垂直磁性材料制成的磁性存儲器單元的橫截面視圖。
[0067]由于替代的電流路徑與在公開中所述的那些相比是可能的這一事實，由US2012/0281465所描述的電路對于控制針對寫入、讀取或擦除的存儲器陣列尋址提出一項挑戰。該問題也在號為US 7，968，419和US 8，227，788的專利中有所描述，它們教導在電阻存儲器陣列中使用背靠背肖特基二極管來解決與從陣列讀取時相關聯的串擾問題。圖3是根據號為US 8，227，788專利的交叉點電阻非易失性存儲器陣列的電路圖，該存儲器陣列包括具有背靠背肖特基二極管(簡稱為電流控制元件)112的電阻變化元件105。字傳導線和位傳導線以101和119指示。
[0068]US 2012/0281465描述了沿仍需要相當大的芯片面積(die area)的陣列周邊定位的選擇晶體管的位置。晶體管由于從MTJ的遠層到選擇晶體管的較長互連，使用作為選擇元件的MOS限制了將現有MRAM布置成三維配置。此外，MOS技術是相對昂貴的。
[0069]需要在MRAM存儲器陣列中尋址字選擇晶體管和位選擇晶體管的改進方法，該方法由于存儲器陣列交叉點設計而保持小芯片尺寸的優點，以及省卻MOS晶體管，上述一起使得成本能夠更低。
[0070]本申請解決了上述問題，并提供了低成本的三維非易失性交叉點存儲器陣列的解決方案。
【發明內容】
[0071]改進的存儲器裝置包括襯底;布置在襯底表面上方的多個存儲器陣列，每個存儲器陣列以矩陣設置，并包括多條平行的第一導線，在多個相交區域處與第一導線重疊的多條平行的第二導線；多個存儲器單元，每個存儲器單元布置在所述導線的相交區域處，在第一終端處電耦合到其中一條第一導線以及在第二終端處電耦合到其中一條第二導線;并包括可控電阻；其中背靠背肖特基二極管位于每個存儲器單元和其中一條所述導線之間，并且其中每條導線電耦合到至少兩個薄膜晶體管(TFT)。該裝置基本上在BEOL設施中制備，而不需要前端半導體生產設施，還可以超高密度和低成本的方式制成。此外，該裝置可制造成為在半導體電路(例如在ASIC、FPGA或微處理器芯片中)正上方的層上的嵌入式存儲器，其提供甚至更低的成本且容易、快速地訪問非易失性存儲器而不必離開芯片。TFT可以單層或多層陣列制備，這給設計者提供用于優化成本、性能或其它設計目標的靈活性。
[0072]在本說明書和權利要求書的范圍內在本文所提及的磁性隧道結(MTJ)元件是將絕緣體或半導體用作隧道勢皇層的隧道磁阻元件的總稱。盡管上述各圖圖示MTJ元件的主要組件，但也可以包括另一層(或多層)，諸如種晶層、釘扎層、覆蓋層、和其它層。
[0073]由Mikara(美國專利8,227,788)