半導體裝置及其制造方法
【技術領域】
[0001]本發明涉及半導體技術領域，尤其涉及一種半導體裝置及其制造方法。
【背景技術】
[0002]對于鰭式場效應晶體管(FinFET)來說，在形成源區/漏區時，通過干法刻蝕將未被柵極覆蓋的鰭片(Fin)的兩端全部刻蝕去除；然后，對鰭片刻蝕去除的部分進行外延，形成外延的源區/漏區。然而，外延形成的源區/漏區之間會存在合并(merge)的問題，即，相鄰的源區/漏區會合并，從而導致缺陷的產生，而所產生的缺陷會對器件帶來不利影響，例如，影響之后形成的硅化物的質量、導致應力釋放、產生反常泄漏電流等。
[0003]在另一方面，長的外延時間會導致負載效應嚴重，即外延形成的源區/漏區輪廓不一致。
[0004]因此，期望一種新的制造方法，使得外延形成的源區/漏區之間不會合并。
【發明內容】
[0005]本公開的一個實施例的目的之一在于提供一種新的FinFET及其制造工藝，使得FinFET中相鄰的源區/漏區不合并。
[0006]根據本公開的一個實施例，提供了一種半導體裝置，包括:位于襯底上的鰭片結構，所述鰭片結構包括源區、漏區、以及位于源區和漏區之間的溝道區；橫跨所述溝道區的柵極結構；其中，所述源區/漏區包括第一半導體材料區和在第一半導體材料區的上表面和側面外延生長形成的第二半導體材料區，所述第二半導體材料區包圍所述第一半導體材料區。
[0007]在一個實施方式中，所述第二半導體材料區的頂部高于所述溝道區的頂部。
[0008]在一個實施方式中，所述第二半導體材料包括下列之一:SiGe、S1、SiC。
[0009]在一個實施方式中，所述第一半導體材料包括Si。
[0010]根據本公開的另一個實施例，提供一種半導體裝置的制造方法，所述方法包括:提供襯底結構，所述襯底結構包括:襯底；位于所述襯底上的鰭片結構，所述鰭片結構包括源區、漏區、以及位于源區和漏區之間的溝道區；以及橫跨所述溝道區的柵極結構；對所述鰭片結構中的源區/漏區的上表面和側面進行濕法刻蝕，以去除所述源區/漏區的一部分；在被刻蝕后的源區/漏區的上表面和側面外延生長半導體材料，所述半導體材料包圍所述被刻蝕后的源區/漏區。
[0011]在一個實施方式中，所述襯底包括NMOS區域和PMOS區域；所述在被刻蝕后的源區/漏區的上表面和側面外延生長半導體材料包括:在NMOS區域上形成阻擋層，在PMOS區域上被刻蝕后的源區/漏區的上表面和側面外延生長SiGe ;在PMOS區域上形成阻擋層，在NMOS區域上被刻蝕后的源區/漏區的上表面和側面外延生長Si或SiC。
[0012]在一個實施方式中，在濕法刻蝕時通過時間控制源區/漏區上表面和側面的濕法刻蝕量。
[0013]在一個實施方式中,在外延生長時通過時間控制半導體材料的外延生長量。
[0014]在一個實施方式中,在外延生長半導體材料時進行原位摻雜。
[0015]在一個實施方式中，所述方法還包括:在外延之后，對外延的半導體材料進行離子注入。
[0016]在一個實施方式中，所述提供襯底結構的步驟包括:提供襯底；在所述襯底上形成所述鰭片結構；在襯底上形成橫跨所述鰭片結構的柵極結構，從而定義鰭片結構的源區、漏區和溝道區。
[0017]在一個實施方式中，外延生長的半導體材料的頂部高于所述溝道區的頂部。
[0018]根據本公開的不同實施方式，還可以實現至少下列效果中一項或多項:提高器件性能，提高器件可靠性，使得工藝流程相對簡單，和/或降低了成本。
[0019]通過以下參照附圖對本公開的示例性實施例的詳細描述，本公開的其它特征、方面及其優點將會變得清楚。
【附圖說明】
[0020]附圖構成本說明書的一部分，其描述了本公開的示例性實施例，并且連同說明書一起用于解釋本發明的原理，在附圖中:
[0021]圖1是根據本公開一個實施例的半導體裝置的制造方法的流程圖；
[0022]圖2、3、和4是示出根據本公開的一些實施例的形成襯底結構的工藝過程的示意圖；
[0023]圖5是根據本公開一個實施例的襯底結構的示意圖；
[0024]圖6是根據本公開一個實施例的濕法刻蝕去除源區/漏區上表面和側面的一部分后的不意圖；
[0025]圖7是根據本公開一個實施例的在NMOS區域上被刻蝕后的源區/漏區的上表面和側面外延生長半導體材料后的示意圖；
[0026]圖8是根據本公開另一個實施例的在PMOS區域上被刻蝕后的源區/漏區的上表面和側面外延生長半導體材料后的示意圖；以及
[0027]圖9是現有技術中去除源區/漏區之后的示意圖。
【具體實施方式】
[0028]現在將參照附圖來詳細描述本公開的各種示例性實施例。應理解，除非另外具體說明，否則在這些實施例中闡述的部件和步驟的相對布置、數字表達式和數值不應被理解為對本發明范圍的限制。
[0029]此外，應當理解，為了便于描述，附圖中所示出的各個部件的尺寸并不必然按照實際的比例關系繪制，例如某些層的厚度或寬度可以相對于其他層有所夸大。
[0030]以下對示例性實施例的描述僅僅是說明性的，在任何意義上都不作為對本發明及其應用或使用的任何限制。
[0031]對于相關領域普通技術人員已知的技術、方法和裝置可能不作詳細討論，但在適用這些技術、方法和裝置情況下，這些技術、方法和裝置應當被視為本說明書的一部分。
[0032]應注意，相似的標號和字母在下面的附圖中表示類似項，因此，一旦某一項在一個附圖中被定義或說明，則在隨后的附圖的說明中將不需要對其進行進一步討論。
[0033]圖1為根據本公開一個實施例的半導體裝置的制造方法的流程圖。如圖1所示，該實施例提供的半導體裝置的制造方法包括如下步驟:
[0034]步驟101，提供襯底結構，該襯底結構包括:襯底；位于襯底上的鰭片結構，該鰭片結構包括源區、漏區、以及位于源區和漏區之間的溝道區；以及橫跨溝道區的柵極結構。示例性地，襯底可以為硅襯底或絕緣體上硅襯底(SOI)。替代地，襯底還可以為其它元素半導體，例如鍺襯底；或者為化合物半導體襯底，例如碳化硅、砷化鎵等等。然而，應明白，本公開并不限于上面所列襯底。
[0035]步驟103，對鰭片結構中的源區/漏區的上表面和側面進行濕法刻蝕，以去除源區/漏區的一部分。這里，可以采用基于氫氟酸(HF)的腐蝕液進行上述濕法刻蝕。
[0036]步驟105，在被刻蝕后的源區/漏區的上表面和側面外延生長半導體材料，所述半導體材料包圍被刻蝕后的源區/漏區。
[0037]本實施例提供的半導體裝置的制造方法，采用濕法刻蝕僅僅去除鰭片結構中的源區/漏區的上表面和側面的一部分，而不是像現有技術那樣，采用干法刻蝕將鰭片結構中的源區/漏區全部去除。根據本公開的方案，在被刻蝕后的源區/漏區的上表面和側面外延生長半導體材料時，減小了外延時間，從而可以避免外延生長后相鄰的鰭片結構中的源區/漏區合并的問題。
[0038]下面結合圖2-圖8對本公開半導體裝置的制造過程進行詳細說明。
[0039]圖2-圖5示出了根據本公開一些實施例的形成襯底結構的工藝過程的示意圖。
[0040]如圖2所示，提供襯底201，襯底201中可以有其它摻雜區域，例如襯底201中可以形成有N型金屬氧化物半導體(NMOS)區域和P型金屬氧化物半導體(PMOS)區域，以及絕緣區(例如淺溝槽隔離STI區)。
[0041]如圖3所示，在襯底201上形成圖案化的硬掩模301。示例性地，硬掩模301可以是例如，硅的氮化物、硅的氧化物、硅的氮氧化物、硅的氧氮化物等等。當然，這里的硬掩模301也可以是光致抗蝕劑。
[0042]如圖4所示，以硬掩模301為掩模對襯底201進行刻蝕，從而形成一個或多個鰭片結構401。將理解，圖4僅示意性地示出了兩個鰭片結構，在具體實施中可以形成更多個鰭片結構。此外，本領域技術人員還可以根據現有的其他方式來形成上述鰭片結構，在此不再贅述。
[0043]如圖5所示，在襯底201上形成橫跨鰭片結構401的柵極結構501，以定義鰭片結構的源區411、漏區421和溝道區431，從而形成了襯底結構500。該襯底結構500包括襯底201 ;位于襯底201上的一個或多個示意性鰭片結構401，橫跨鰭片結構401的柵極結構501。這里，柵極結構501將鰭片結構401分為位于柵極結構兩側的源區411和漏區421 (即，未被柵極結構覆蓋的部分)和溝道區431 (即，被柵極結構覆蓋的部分，如圖5中虛線部分所示)，溝道區431位于源區411和漏區421之間。將理解，柵極結構501橫跨鰭片結構的溝道區431是指柵極結構501覆蓋鰭片結構的溝道區431的表面(包括上表面和側面)和襯底201的部分表面。還將理解，圖5所示的源區411和漏區421的位置可以互換。
[0044]在一個具體實施例中，上述柵極結構可以通過如下方式來形成:在形成鰭片結構的襯底上沉積電介質材料，例如氧化硅；在電介質材料上形成柵極材料，例如多晶硅；對柵極材料和電介質材料進行圖案化，從而形成柵極結構。這里，所形成的柵極結構可以包括一種或多種材料。例如，柵極結構可以包括柵極和柵極電介質層。示例性地，柵極可以包括多晶硅、金屬或金屬的疊層；柵極電介質可以包括氧化硅、氮化硅、高K電介質材料(例如氧化鉿)，或者這些材料的組合。在其它的一些實施例中，柵極結構還可以包括位于柵極結構兩側的側墻，側墻的材料可以是例如氮化硅、氧化硅、氮氧化硅等等。
[0045]此外，形成柵極結構之后還可以對鰭片結構的源區/漏區進行輕摻雜注