半導體器件及其形成方法、靜態隨機存儲器的形成方法
【技術領域】
[0001] 本發明涉及集成電路制造技術領域，特別涉及一種半導體器件及其形成方法、靜 態隨機存儲器的形成方法。
【背景技術】
[0002] 靜態隨機存儲器（Static Random Access Memory, SRAM)廣泛應用于PC、個人通 信、消費電子產品（例如：數碼相機）等領域。
[0003] 結合參考圖1和圖2,分別示出了現有技術6T結構的SRAM存儲器中存儲單元的電 路圖和俯視圖。其中，所述存儲單元包括：第一 PM0S晶體管P1、第二PM0S晶體管P2、第一 NM0S晶體管N1、第二NM0S晶體管N2、第三NM0S晶體管N3以及第四NM0S晶體管N4。所述 第一 PM0S晶體管P1、第二PM0S晶體管P2、第一 NM0S晶體管N1、第二NM0S晶體管N2形成 雙穩態電路，所述雙穩態電路形成一個鎖存器用于鎖存數據信息。所述第一PM0S晶體管P1 和第二PM0S晶體管P2為上拉晶體管；所述第一 NM0S晶體管N1和第二NM0S晶體管N2為 下拉晶體管；所述第三NM0S晶體管N3和第四NM0S晶體管N4為傳輸晶體管。
[0004] 具體的，第一 PM0S晶體管P1的柵極結構、第一 NM0S晶體管N1的柵極結構、第二 PM0S晶體管P2的漏極、第二NM0S晶體管N2的漏極、第四NM0S晶體管N4的源極電連接， 形成第一存儲節點11 ;第二PM0S晶體管P2的柵極結構、第二NM0S晶體管N2的柵極結構、 第一 PM0S晶體管P1的漏極、第一 NM0S晶體管N1的漏極、第三NM0S晶體管N3的源極電連 接，形成第二存儲節點12。第三NM0S晶體管N3和第四NM0S晶體管N4的柵極結構與字線 WL電連接；第三NM0S晶體管N3的漏極與第一位線BL電連接，第四NM0S晶體管N4的漏極 與第二位線（互補位線）BLB電連接；第一 PM0S晶體管P1的源極和第二PM0S晶體管P2的 源極與電源線Vdd電連接；第一 NM0S晶體管N1的源極和第二NM0S晶體管N2的源極與地 線Vss電連接。在對所述SRAM存儲器進行讀操作時，會有電流從高電平的第一位線BL、第 二位線BLB流向低電平的第一存儲節點11或第二存儲節點12 ;在對所述SRAM存儲器進行 寫操作時，會有電流從高電平的第一存儲節點11或第二存儲節點12流向低電平的第一位 線BL或第二位線BLB。
[0005] 現有技術中為了實現晶體管柵極結構、源極或漏極的連接，通常在柵極結構、源極 或漏極的上方設置連接插塞，所述連接插塞用于將柵極結構、源極或漏極引出，以實現與其 他器件的連接。在公開號為US2007/0241411A1的美國專利中公開了一種SRAM存儲器，參考 圖3,所述晶體管包括：半導體襯底10 ;形成于所述半導體襯底10上的柵極結構，所述柵極 結構包括依次位于所述半導體襯底10上的柵介質層116B、柵電極層118B、接觸層119B，所 述柵極結構還包括位于所述柵介質層116B、柵電極層118B、接觸層119B兩側的側墻122B， 所述晶體管還包括位于所述柵電極層118B上方的連接插塞G，所述連接插塞G形成于層間 介質層104中，將所述晶體管的柵電極層118B引出。然而，所述連接插塞G的存在占據了 較多的晶體管之間的空間，使SRAM存儲器的尺寸較大。
[0006] 為了解決上述問題，本領域的技術人員提出了一種解決方法，具體請參照圖4,該 半導體器件主要包括：半導體襯底200 ;形成于所述半導體襯底200上的至少兩個相鄰晶體 管；所述兩個相鄰晶體管的柵極柵極結構與位于所述兩個相鄰晶體管的柵極結構之間半導 體襯底200圍成的一間隙210 ;所述兩個相鄰晶體管的柵極結構均包括：位于所述半導體襯 底200上的柵介質層201、柵電極層202、氮化硅絕緣層203,以及圍繞柵電極層202、氮化硅 絕緣層203的側墻204 ;覆蓋于所述間隙底部和側墻204上的導電層205 ;其中所述氮化硅 絕緣層203與所述側墻204的材料均為氮化硅。柵極結構形成過程如下：首先依次在半導 體襯底上200依次淀積柵介質層201、柵電極層202、氮化硅絕緣層203 ;之后通過干法刻蝕 氮化硅絕緣層203以確定氮化硅絕緣層203的形狀，接下來以干法刻蝕后的氮化硅絕緣層 203為掩膜對其下方的柵電極層202進行干法刻蝕；接下來在經過干法刻蝕后的柵電極層 202及氮化硅絕緣層203周圍形成側墻204。上述半導體器件中采用在所述間隙210的底 部和所述間隙210的側壁的表面形成一層導電層205取代連接插塞G實現晶體管和晶體管 之間的電連接，從而減小了 SRAM存儲器的尺寸。但是通過這種方法形成的半導體器件在實 際應用中會發現其柵極結構中存在殘留缺陷，導致后續產品良率下降的問題。
【發明內容】
[0007] 本發明的目的在于提供一種半導體器件及其形成方法、靜態隨機存儲器的形成方 法，以解決使用現有技術的方法所形成的半導體器件的柵極結構中存在殘留缺陷，導致后 續產品良率下降的問題。
[0008] 為解決上述技術問題，本發明提供一種半導體器件的形成方法，所述半導體器件 的形成方法包括如下步驟：
[0009] 提供一半導體襯底；
[0010] 在所述半導體襯底上依次形成柵介質層、柵電極層、氧化硅絕緣層和氮化硅絕緣 層；
[0011] 干法刻蝕所述氮化硅絕緣層，濕法刻蝕所述氧化硅絕緣層，干法刻蝕所述柵電極 層以形成多個堆疊結構；
[0012] 在所述多個堆疊結構的側壁形成側墻，以形成多個柵極結構，相鄰的柵極結構間 具有一間隙；
[0013] 在所述柵介質層及所述多個柵極結構上沉積導電層；
[0014] 去除所述柵極結構頂部的導電層；以及
[0015] 對所述間隙下方的半導體襯底進行摻雜，以形成摻雜區。
[0016] 可選的，在所述的半導體器件的形成方法中，所述濕法刻蝕氧化硅絕緣層的步驟 中，采用的刻蝕溶液是氫氟酸。
[0017] 可選的，在所述的半導體器件的形成方法中，所述干法刻蝕所述氮化硅絕緣層的 步驟中，采用的刻蝕氣體是CF 4、CH2F2或者He。
[0018] 可選的，在所述的半導體器件的形成方法中，所述干法刻蝕所述柵電極層的步驟 中，采用的刻蝕氣體是C 2F6、HBr、Cl2或者He。
[0019] 可選的，在所述的半導體器件的形成方法中，所述氧化硅絕緣層的厚度在 9()0/\~丨100A之間。
[0020] 可選的，在所述的半導體器件的形成方法中，所述氮化硅絕緣層的厚度在 100/\~200A 之間。
[0021] 可選的，在所述的半導體器件的形成方法中，所述導電層的材料為多晶硅、氧化銦 錫中的一種或多種。
[0022] 可選的，在所述的半導體器件的形成方法中，通過化學氣相沉積的方法沉積所述 導電層。
[0023] 本發明提供一種靜態隨機存儲器的形成方法，所述靜態隨機存儲器的形成方法采 用如上所述的半導體器件的形成方法。
[0024] 本發明還提供一種半導體器件，所述半導體器件包括：
[0025] 半導體襯底；
[0026] 形成于所述半導體襯底上的多個堆疊結構；
[0027] 形成于所述多個堆疊結構的側壁的側墻，所述側墻與所述多個堆疊結構形成的多 個柵極結構；
[0028] 相鄰的柵極結構間所圍成的間隙；
[0029] 覆蓋于所述柵介質層及所述側墻上的導電層。
[0030] 經過發明人多次試驗發現，柵極結構中存在殘留缺陷，主要是通過干法刻蝕形成 柵極結構中的氮化硅絕緣層時會殘留有氮化硅顆粒，而在后續以氮化硅絕緣層為掩膜對其 下方的柵介質層進行干法刻蝕過程中，殘留的氮化硅顆粒仍未去除，進而使得該殘留氮化 硅顆粒會留存于后續形成的側墻中，致使形成的半導體器件存在柵極結構缺陷的問題，進 而導致產品良率下降。
[0031] 在本發明所提供的半導體器件及其形成方法、靜態隨機存儲器的形成方法中，晶 體管的柵極結構中的絕緣層為兩層結構，即氧化硅絕緣層和氮化硅絕緣層，這兩層絕緣層 的是先干法刻蝕所述氮化硅絕緣層，接著再濕法刻蝕所述氧化硅絕緣層，在濕法刻蝕所述 氧化硅絕緣層的過程的同時還可以去除掉干法刻蝕氮化硅絕緣層的過程中所殘留的氮化 硅顆粒，從而避免了殘留的氮化硅顆粒導致柵極結構存在殘留缺陷的問題，提高了產品良 率。
【附圖說明】
[0032] 圖1為現有技術6T結構的SRAM存儲器中存儲單元的電路圖；
[0033] 圖2為現有技術6T結構的SRAM存儲器中存儲單元的俯視圖；
[0034] 圖3為現有技術SRAM存儲器中晶體管的剖視圖；
[0035] 圖4為現有技術中半導體器件的柵極結構中存在殘留缺陷的示意圖；
[0036] 圖5是本發明一實施例中半導體器件的形成方法的流程圖；
[0037] 圖6是圖5中步驟S