Ⅲ-Ⅴ器件在Si晶片上的集成的制作方法
【技術領域】
[0001]本文中所描述的實施例涉及電子系統制造的領域，并且具體來說，涉及制造基于m-v材料的器件。
【背景技術】
[0002]通常來說，為了在沿〈100〉晶體取向(“Si(100)”)對齊的硅(“Si”)襯底上集成m-V材料以用于具有互補型金屬氧化物半導體(“CMOS”)晶體管的片上系統(“S0C”)高電壓和射頻(“RF”)器件，則由于m-v材料和硅的不同晶格性質而出現巨大的挑戰。通常來說，當在硅(“Si”)襯底上生長m-v材料時，由于m-v材料與Si之間的晶格失配而產生缺陷。這些缺陷可能減少m-v材料中的載流子(例如，電子、空穴、或它們兩者)的迀移率。
[0003]當前，在Si(100)晶片上集成GaN(或任何其它m-N材料)包含使用厚的緩沖層(>1.5um)并且以2-8°的斜切角開始斜切Si(100)晶片，以獲得用于器件層的生長的足夠低的缺陷密度層。通常來說，在Si(100)晶片上集成GaN(或任何其它ΙΠ-Ν材料)包含覆蓋式外延生長過程，該過程發生在整個晶片上方而不是選擇性的區域或具體圖案上方。另外，當前技術并不為對彼此非常接近的GaN晶體管和Si CMOS電路兩者的共同集成提供途徑。
【附圖說明】
[0004]圖1示出了根據一個實施例的電子器件結構的截面視圖。
[0005]圖2是根據一個實施例的在去除絕緣層和襯底的部分之后的與圖1類似的視圖。
[0006]圖3是根據一個實施例的在溝槽的底部上形成經圖案化的硬掩模層之后的與圖2類似的視圖。
[0007]圖4是根據一個實施例的在通過經圖案化的硬掩模層對襯底進行蝕刻以形成多個臺面結構之后的與圖3類似的視圖。
[0008]圖5是根據一個實施例的在位于襯底上的溝槽中的臺面結構上的經圖案化的硬掩模層上共形地沉積絕緣層之后的與圖4類似的視圖。
[0009]圖6是根據一個實施例的在去除頂部硬掩模上的絕緣層的部分以暴露臺面結構的頂表面之后的與圖5類似的視圖。
[0010]圖7是根據一個實施例的在臺面結構的頂表面上沉積成核層之后的與圖6類似的視圖。
[0011 ]圖8是根據一個實施例的在成核層上沉積m-v材料層之后的與圖7類似的視圖。
[0012]圖9是根據一個實施例的在m-V材料層的LE0部分上方沉積器件層之后的與圖8類似的視圖。
[0013]圖10是根據一個實施例的在位于m-v材料層的LE0部分上方的器件層的部分上方形成接觸部以形成一個或多個基于m-v材料的器件之后的與圖9類似的視圖。
[0014]圖11是電子器件結構的三維視圖，圖2中描繪了該電子器件結構的截面部分。
[0015]圖12是根據一個實施例的示出在臺面結構上方產生的穿透位錯(treadingdislocat1n)的與圖9類似的截面視圖。
[0016]圖13是根據一個實施例的用于表明缺陷密度與臺面結構的尺寸的依賴性的圖12中所示的結構的部分的截面視圖。
[0017]圖14是根據一個實施例的用于表明在絕緣層111上沉積m-v材料層的LE0部分的優點的圖12中所示的結構的部分的截面視圖。
[0018]圖15A是根據一個實施例的用于表明m-V材料層的橫向過度生長的圖14中所示的結構的部分的截面視圖1500。
[0019 ]圖15B是根據一個實施例的圖示硅晶片上的硅臺面結構取向的示例的視圖。
[0020]圖16是根據一個實施例的用于表明M-V材料層的兩個接近的LE0部分的與圖12類似的截面視圖。
[0021]圖17A示出了根據一個實施例的在平面硅襯底上生長的m-v材料緩沖層堆疊體的截面視圖。
[0022]圖17B示出了根據一個實施例的用于表明在與圖17A中所示的結構相比具有減小的緩沖厚度的Si臺面上的GaN生長的與圖12類似的截面視圖。
[0023]圖17C是圖17B中所描繪的結構的部分的原子力顯微鏡視圖。
[0024]圖18A是根據一個實施例的示出在平面襯底上生長的M-V材料堆疊體結構的頂視圖。
[0025]圖18B是根據一個實施例的示出在臺面結構上生長的M-V材料堆疊體結構的頂視圖。
[0026]圖18C是根據一個實施例的示出對于使用硅臺面來生長的GaN晶體管的電流與電壓相比較的曲線圖。
[0027]圖19A示出了根據一個實施例的用于表明M-V材料層的LE0部分的無縫融合的與圖12類似的截面視圖1901。
[0028]圖19B是通過掃描電子顯微鏡(“SEM”)得到的部分的頂視圖。
[0029]圖19C是根據一個實施例的具有GaN材料的部分的結構的頂視圖的原子力顯微鏡圖像，該GaN材料橫向生長在硅臺面之間的絕緣層上方。
[0030]圖20圖示了根據一個實施例的計算設備。
[0031]圖21A是根據一個實施例的在位于襯底上的溝槽中的臺面結構上的經圖案化的硬掩模層上共形地沉積絕緣層之后的與圖4類似的視圖。
[0032]圖21B是根據一個實施例的在去除硬掩模上的絕緣層之后的與圖21A類似的視圖。
[0033]圖22是根據一個實施例的在臺面結構的頂表面上沉積成核層之后的與圖21B類似的視圖。
[0034]圖23是根據一個實施例的在成核層上的M-V材料層上沉積器件層之后的與圖22類似的視圖。
【具體實施方式】
[0035]在以下描述中，闡述了諸如具體材料、元件尺寸等的大量具體細節，以便提供對如本文中所描述的實施例中的一個或多個實施例的透徹理解。然而，對本領域普通技術人員來說顯而易見的是，可以在沒有這些具體細節的情況下實踐如本文中所描述的一個或多個實施例。在其它實例中，并沒有很詳細地描述半導體制造過程、技術、材料、設備等，以避免不必要地使本發明難以理解。
[0036]盡管在附圖中描述并示出了某些示例性的實施例，但應當理解，這些實施例僅僅是例示性的而不是限制性的，并且實施例并不被限制為所示出的和所描述的具體構造和布置，因為對于本領域普通技術人員來說可以發生修改。
[0037]在整個說明書中對“一個實施例”、“另一個實施例”、或“實施例”的引用表示在至少一個實施例中包括結合實施例所描述的特定特征、結構或特性。因此，在整個說明書中的各處出現的諸如“一個實施例”和“實施例”之類的短語不一定全都指代相同的實施例。此夕卜，可以在一個或多個實施例中以任何適當的方式組合特定特征、結構、或特性。
[0038]此外，創造性的方面在于少于單個所公開的實施例中的所有特征。因此，在【具體實施方式】之后的權利要求書在此明確并入到該【具體實施方式】中，其中，每項權利要求代表其自身作為單獨的實施例。盡管本文中已經描述了示例性的實施例，但本領域技術人員將認識到，在具有如本文中所描述的修改和變型方式的情況下可以實踐這些示例性的實施例。因此，該描述將被當作是例示性的而不是限制性的。
[0039]本文中描述了用于制造電子器件的方法和裝置。絕緣層共形地沉積在襯底上的溝槽中的多個臺面結構上。絕緣層填充臺面結構外部的空間。成核層沉積在臺面結構上。m-V材料層沉積在成核層上。在絕緣層上方橫向生長m - V材料層。通常來說，m- V材料指代復合半導體材料，該復合半導體材料包括周期表的m族元素中的至少一種元素，例如:鋁(“A1”)、鎵(“Ga” )、銦(“In” );以及周期表的V族元素中的至少一種元素，例如:氮(“N” )、磷(“P” )、砷(“As” )、銻(“Sb” )。在至少一些實施例中，襯底包括硅，并且m-V層包括GaN。
[0040]在至少一些實施例中，描述了用于將用于功率管理集成電路(“PMIC”)的GaN器件(例如，晶體管、以及其它基于GaN的器件)與非常接近片上系統(“SoC”)產品的Si互補型金屬氧化物半導體(“CMOS”)電路RF功率放大器(“PA”)應用共同集成的方法。在至少一些實施例中，在沿(100)結晶取向對齊的Si晶片中嵌入的小島內形成包括外延生長的m-氮(“N”)的電子器件(例如，晶體管)或任何其它電子器件。在沿(100)結晶取向對齊的Si晶片中嵌入的島中形成電子器件允許具有低缺陷密度和Si CMOS電路側面的低體泄漏兩者的基于m-V材料的晶體管的共同集成。
[0041]在實施例中，為了將GaN集成在用于SoC高壓的Si(100)和非常接近CMOS晶體管的RF器件上，在Si CMOS晶片內的預限定的溝槽內選擇性地生長GaN晶體管堆疊體。從器件的角度來看，溝槽中每一側的尺寸為從大約70微米(“μπι”)到大約ΙΟΟμπι。在溝槽內使用氧化物下層允許實施GaN的橫向外延過度生長，從而得到對于GaN器件的低缺陷密度和低體泄漏。在實施例中，所形成的Si臺面打破了Si襯底中溝槽底部處的Si膜的連續性，這允許:對于相同的缺陷和裂紋密度，與沉積在Si(100)平面晶片上的GaN外延堆疊體覆蓋層的總厚度相比，減小GaN外延層堆疊體的總厚度。
[0042]圖1示出了根據一個實施例的電子器件結構的截面視圖100。電子器件結構包括襯底101。在實施例中，襯底101是已經沿預先確定的晶體取向對齊的襯底。通常來說，對于電子器件制造領域的普通技術人員來說，結晶取向(例如，(100)、(111)、(110)、以及其它結晶取向是公知的。在實施例中，襯底101包括半導體材料(例如，單晶硅(“Si”)、鍺(“Ge”)、硅鍺(“SiGe”))、基于M-V材料的材料(例如，砷化鎵(“GaAs” )、或者它們的任何組合。在一個實施例中，襯底101包括用于集成電路的金屬互連層。在至少一些實施例中，襯底101包括由電絕緣層(例如，層間電介質、溝槽絕緣層、或者對于電子器件制造領域的普通技術人員來說公知的任何其它絕緣層)分開的電子器件(例如，晶體管、存儲器、電容器、電阻器、光電子器件、開關、以及任何其它的有源電子器件和無源電子器件)。在至少一些實施例中，襯底101包括被配置為金屬層的互連件(例如，過孔)。
[0043]在實施例中，襯底101是絕緣體上半導體(SOI)襯底，其包括體下層襯底，中間絕緣層、以及沿預先確定的晶體取向(例如，〈10 0 >晶體取向)對齊的頂部單晶層。頂部單晶層可以包括上面所列出的任何材料，例如，硅。
[0044]在實施例中，襯底101是沿〈100〉晶體取向對齊的硅襯底(“Si(100)”)。絕緣層102沉積在襯底上。
[0045]絕緣層102可以是適合于使相鄰器件絕緣并防止泄漏的任何材料。在一個實施例中，電絕緣層102是氧化物層(例如，二氧化硅)或者由電子器件設計確定的任何其它電絕緣層。在一個實施例中，絕緣層102包括層間電介質(ILD)，例如，二氧化硅。在一個實施例中，絕緣層102可以包括聚酰亞胺、環氧基樹脂、光可界定(photodefinable)材料，例如，苯并環丁烯(BCB)、以及WPR系列材料、或旋涂玻璃。在一個實施例中，絕緣層102是低電容率(低k)的ILD層。通常來說，低k被稱為介電常數(電容率k)低于二氧化硅的電容率的電介質。
[0046]在一個實施例中，絕緣層102是用于提供使襯底101上的一個島與其它島隔離的場隔離區的淺溝槽隔離(STI)層。在一個實施例中，層102的厚度在大約為20納米(“nm”)到350納米(“nm”)的范圍內。絕緣層102可以是使用對電子器件制造領域的普通技術人員來說公知的任何技術(例如但不限于化學氣相沉積(CVD)和物理氣相沉積(PVD))來進行覆蓋式沉積。在絕緣層102上形成經圖案化的層103，以暴露絕緣層102的部分。在實施例中，層103是經圖案化的硬掩模層。可以使用對電子器件制造領域的普通技術人員來說公知的圖案化技術和蝕刻技術中的一項技術來對硬掩模層進行圖案化。在至少一些實施例中，硬掩模層103包括氧化鋁(例如41203);多晶硅、無定形硅、多晶鍺(“66”)、難熔金屬(例如，鎢(“胃”)、鉬(“Mo” )、或其它難熔金屬)、或者它們的組合。在實施例中，層103是光致抗蝕劑層。
[0047]圖2是根據一個實施例的在去除絕緣層和襯底的部分之后的與圖1類似的視圖