可堆疊的集成電路及其封裝方法
【技術領域】
[0001]本發明涉及一種集成電路技術，特別是涉及一種可堆疊的集成電路及其封裝方法。
【背景技術】
[0002]集成電路(IntegratedCircuit)是一種具有所需電路功能的微型電子元件。小型化、智能化、低功耗以及高可靠性是集成電路發展過程中一個備受關注的焦點。
[0003]為了克服傳統的集成電路占用PCB(Printed Circuit Board，印刷電路板)的面積較大的問題，疊層封裝技術(如SDP、SP以及MPM等)應運而生。疊層封裝技術實際上是一種三維封裝技術，即通過將多個芯片在垂直方向上累疊起來，并采用傳統的引線封裝結構實現封裝。
[0004]發明人在實現本發明過程中發現，現有的疊層封裝技術雖然可以有效減小集成電路對PCB面積的占用，然而，封裝后的集成電路與傳統的集成電路一樣仍然具有系統彈性差的特點，如集成電路中的多個芯片的組合方式以及封裝體外側的引腳位置等均不可能發生變化，這使得集成電路的可復用性較差。
【發明內容】
[0005]本發明的主要目的在于之一，提供一種可堆疊的集成電路及其封裝方法，所要解決的技術問題是，減小集成電路所占用的PCB的平面面積，并對集成電路的系統彈性進行改塞口 ο
[0006]本發明的目的以及解決其技術問題可以采用以下的技術方案來實現。
[0007]依據本發明的一個方面，提出一種可堆疊的集成電路，所述集成電路包括:芯片，位于集成電路的封裝體內部，且具有多個輸入/輸出端；多個信號傳輸開關，位于集成電路的封裝體內部;多條連線，位于集成電路的封裝體內部，且每一條連線均與至少一個信號傳輸開關連接，所述多條連線與多個信號傳輸開關形成具有一層或者多層連接平面的連接網絡;多個插腳，在集成電路封裝體的底面形成插腳陣列，每一個插腳均通過所述連接網絡與芯片的一個輸入/輸出端連接，且每一個插腳的上端均嵌入在封裝體中，每一個插腳的下端均突出于封裝體的底面;多個插孔，在集成電路封裝體的頂面形成插孔陣列，且每一個插孔均通過所述連接網絡與芯片的一個輸入/輸出端連接;一個所述集成電路通過其插腳陣列與另一個所述集成電路的插孔陣列的插接而與所述另一個集成電路堆疊連接。
[0008]依據本發明的一個方面，提出一種可堆疊的集成電路的封裝方法，所述封裝方法包括:設置具有多個輸入/輸出端的芯片;針對芯片的各輸入/輸出端布設由多條連線與多個信號傳輸開關形成的具有一層或者多層連接平面的連接網絡;設置形成插腳陣列的多個插腳，且每一個插腳均通過所述連接網絡與芯片的一個輸入/輸出端連接;對所述芯片、連接網絡以及插腳陣列進行封裝，并在封裝體的頂面形成多個插孔，每一個插孔均通過所述連接網絡與芯片的一個輸入/輸出端連接，且每一個插腳的下端均突出于集成電路的封裝體的底面;所述封裝后的集成電路通過其插腳陣列與另一個所述集成電路的插孔陣列的插接而與所述另一個集成電路堆疊連接。
[0009]借由上述技術方案，本發明的可堆疊的集成電路及其封裝方法至少具有下列優點及有益效果:本發明通過利用多條連線以及多個信號傳輸開關形成具有一層或者多層連接平面的連接網絡，使芯片的輸入/輸出端可以通過連接網絡與插腳陣列以及插孔陣列分別連接，這樣，本發明可以通過將一個集成電路的插腳陣列插入另一個集成電路的插孔陣列的方式將多個集成電路在垂直/豎直方向上堆疊拼插在一起;從而本發明提供的技術方案可以避免集成電路占用PCB平面面積過大的現象，且相互堆疊的集成電路由于具有模塊化特征，因此，相互堆疊的多個集成電路可以進行部分集成電路的更換，使系統彈性得到了改善;最終本發明在有效減小了集成電路對PCB面積的占用的同時，提高了集成電路的可復用性，并有利于集成電路的模塊化發展。
[0010]綜上所述，本發明在技術上具有顯著的進步，并具有明顯的積極的技術效果，誠為一新穎、進步、實用的新設計。
[0011]上述說明僅是本發明技術方案的概述，為了能夠更清楚了解本發明的技術手段，而可依照說明書的內容予以實施，并且為了讓本發明的上述和其他目的、特征和優點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。
【附圖說明】
[0012]圖1為本發明的可堆疊的集成電路的俯視圖；
[0013]圖2為本發明的可堆疊的集成電路的仰視圖；
[0014]圖3為對本發明的從可堆疊的集成電路的側面透視而展示出的芯片的輸入/輸出端與插腳和插孔的連接示意圖；
[0015]圖4為本發明的可堆疊的接觸電路的堆疊示意圖；
[0016]圖5為本發明的CMOS TG示意圖；
[0017]圖6為本發明的CMOSTG的應用示意圖；
[0018]圖7為本發明的芯片、連線網絡與多個CMOSTG布設的一個具體例子的示意圖。
【具體實施方式】
[0019]為更進一步闡述本發明為達成預定發明目的所采取的技術手段及功效，以下結合附圖及較佳實施例，對依據本發明提出的可堆疊的集成電路及其封裝方法的【具體實施方式】、結構、特征及其功效，詳細說明如后。
[0020]實施例一、可堆疊的集成電路。
[0021]本實施例的可堆疊的集成電路如圖1-7所示。
[0022]在圖1-7中，該可堆疊的集成電路主要包括:芯片、多條連線、多個信號傳輸開關、多個插腳以及多個插孔;其中的芯片、多條連線以及多個信號傳輸開關均被封裝于集成電路的封裝體內部，且封裝于集成電路的封裝體內部的元器件主要是通過插腳以及插孔與其他元器件(如其他集成電路或者集成電路的底座等)相連接的，從而使集成電路和與其相獨立設置的元器件相互協作完成相應的功能。
[0023]本實施例中的設置于集成電路的封裝體內部的芯片的數量通常為一個，然而，本實施例并不排除設置于封裝體內部的芯片的數量為多個的可能性。設置于封裝體內部的芯片通常具有多個輸入/輸出端，且在通常情況下，芯片的每一個輸入/輸出端通常都會有與其直接連接的連線。
[0024]本實施例中的設置于集成電路的封裝體內部的多條連線以及多個信號傳輸開關可以形成具有一層連接平面的連接網絡，也可以形成具有多層連接平面的連接網絡(即多層次的立體結構的連接網絡)。
[0025]在通常情況下，本實施例中的具有多層連接平面的連接網絡為具有奇數層(如三層或者五層等)連接平面的連接網絡;且中間層連接平面中的各連線通常與芯片的輸入/輸出端直接，而非中間層連接平面中的各條連線通常可以通過相應的信號傳輸開關與中間層連接平面中的連線連接;也就是說，本實施例從芯片的輸入/輸出端直接引出的連線位于中間層，且芯片上面布設的連接平面的層數與芯片下面布設的連接平面的層數相同，再有本實施例中的每一個信號傳輸開關均與連線連接，且每一個信號傳輸開關均可以通過一條或者多條連線與芯片的一個輸入/輸出端連接，另外，在連接網絡具有多層連接平面的情況下，每一層連接平面通常均由多條連線形成，且多條連線之間可以不相交，而位于兩層連接平面之間的信號傳輸開關可以將其上下兩層連接平面中的連線相互連接起來。
[0026]本實施例中的信號傳輸開關可以具體包括:CMOS TG(Complementary MetalOxide Semiconductor Transmiss1n Gate，互補式金屬氧化物半導體傳輸門，如圖5所示)<XM0S TG的兩個受控連通端(如圖6中的X和Y)可以分別與不同的連線連接，且CMOS TG的控制端(如圖6中的C)可以控制CMOS TG的兩個受控連通端的連通狀態(如與連線處于連通狀態或者與連線處于未連通狀態)。本實施例利用多條連線以及多個CMOS TG所組成的連接網絡的一個具體例子如圖7所示，且圖7中僅示意性的示出了連接網絡的中間層連接平面以及其上的連接平面，而并未示出中間層連接平面之下的各層連接平面。
[0027]本實施例通過根據實際電路需求來對集成電路中的各CMOSTG的控制端進行相應的設置，可以控制各CMOS TG的兩個受控連通端與連線的連通狀態，進而可以實現集成電路的自定義腳位，也就是說，本實施例通過對CMOS TG的控制端進行相應的設置可以使集成電路上的相應插孔以及插腳為實際所需的腳位，這樣，不僅有利于多個集成電路之間的相互堆疊，而且還可以使集成電路的系統彈性增強，從而有利于集成電路的復用。
[0028]本實施例中的多個插腳在集成電路封裝體的底面形成插腳陣列，且插腳陣列的各行間距通常相同，各列間距也通常相同，在實際應用中，插腳陣列的各行間距與各列間距均相同。本實施例中的集成電路所包含的插腳的數量以及插腳陣列的行數和列數等通常與實際設計需求有關，集成電路所包含的插腳陣列的一個具體的例子如圖2所示。本實施例不限制插腳的數量以及插腳的排列方式。
[0029]本實施例中的每一個插腳的上端均嵌入在集成電路的封裝體中，并與連接網絡連接(如與一條連線連接)，從而使本實施例中的每一個插腳均可以通過連接網絡而與芯片的一個輸入/輸出端連接，也就是說，芯片的每一個輸入/輸出端均通過一個或者多個信號傳輸開關以及一條或者多條連線與多個插腳相連接。本實施例中的芯片的一個輸入/輸出端與一個插腳的示意性的連接關系如圖3所示。本實施例中的每一個插腳的下端均突出于集成電路的封裝體的底面，從而使芯片可以借助連接網絡以及插腳與其他元器件(如另一個集成電路或者集成電路的底座等)相連接，以相互協作實現相應的功能。上述集成電路的底座是與本實施例中的集成電路的結構相適配的底座，如底座上具有相應的插孔陣列等。
[0030]本實施例中的多個插孔在集成電路封裝體的頂面形成插孔陣列，且插孔陣列的各行間距通常相同，各列間距也通常相同，在實際應用中，插孔陣列的各行間距與各列間距均相同。本實施例中的集成電路所包含的插孔的數量以及插孔陣列的行數和列數等通常與實際設計需求有關，集成電路所包含的插腳陣列的一個具體的例子如圖1所示。本實施例不限制插孔的數量以及插孔的排列方式，且通常情況下，一個集成電路上的插孔陣列的各行間距和各列