一種半導體器件及其制造方法
【技術領域】
[0001]本發明屬于半導體制造領域，尤其涉及一種半導體器件及其制造方法。
【背景技術】
[0002]隨著器件的特征尺寸不斷減小，在進入納米尺度尤其是22nm以下尺寸以后，臨近半導體物理器件的極限問題接踵而來，如電容損耗、漏電流增大、噪聲提升、閂鎖效應和短溝道效應等，為了克服這些問題，SOI (絕緣體上娃，Si 1 icon-On-1nsulator)技術應運而生。
[0003]SOI襯底分厚層和薄層S0I，薄層S0I器件的頂層硅的厚度小于柵下最大耗盡層的寬度，當頂層娃的厚度變薄時，器件從部分耗盡(Partially Deplet1n)向全部耗盡(FullyDeplet1n)轉變，當頂層??圭小于50nm時，為超薄SOI (Ultra thin S0I,UTS0I), SOI器件全部耗盡，全部耗盡的器件具有較大電流驅動能力、陡直的亞閾值斜率、較小的短溝道、窄溝道效應和完全消除Kink效應等優點，特別適用于高速、低壓、低功耗電路的應用，超薄S0I成為22nm以下尺寸工藝的理想解決方案。
[0004]然而，目前S0I襯底的造價較高，且提供的S0I襯底的規格較為單一，無法根據器件的需要調整各層的厚度。
【發明內容】
[0005]本發明的目的在于克服現有技術中的不足，提供一種半導體器件及其制造方法，可利用體襯底實現SOI器件且埋氧厚度可調，且易于形成背柵。
[0006]為實現上述目的，本發明的技術方案為:
[0007]一種半導體器件的制造方法，包括步驟:
[0008]提供半導體襯底；
[0009]在所述襯底上形成第一半導體層和第二半導體層的疊層，襯底中形成有所述疊層的隔離結構；
[0010]在第二半導體層上形成器件結構；
[0011]刻蝕器件兩側的第二半導體層，以形成刻蝕孔；
[0012]通過刻蝕孔進行腐蝕至少去除器件結構的柵極下的第一半導體層，以形成空腔；
[0013]在空腔及刻蝕孔的內表面上形成介質層，并以導體層填充空腔及刻蝕孔。
[0014]可選的，在所述襯底上形成第一半導體層和第二半導體層的疊層的步驟具體為:
[0015]在半導體襯底上依次外延生長第一半導體層和第二半導體層；
[0016]圖案化所述第一半導體層、第二半導體層及襯底，并進行填充以形成隔離結構。
[0017]可選的，所述襯底為硅襯底，所述第一半導體層為Gejii x，其中0〈χ〈1，所述第二半導體層為石圭。
[0018]可選的，在空腔及刻蝕孔的內表面上形成介質層，并以導體層填充空腔及刻蝕孔的步驟具體包括:
[0019]采用ALD工藝，在空腔以及刻蝕孔的內表面上形成介質層，并以導體層填充空腔及刻蝕孔。
[0020]可選的，所述介質層為高k介質材料。
[0021]可選的，形成空腔的步驟具體包括:通過刻蝕孔進行腐蝕去除器件結構的柵極下的第一半導體層，以形成空腔，僅剩余隔離結構附近的第一半導體層。
[0022]可選的，刻蝕剩余的隔離結構附近的第一半導體層及其上第二半導體層，以形成溝槽，并在溝槽中填充氧化物。
[0023]此外，本發明還提供了上述方法形成的半導體器件，包括:
[0024]半導體襯底；
[0025]半導體襯底上的空腔以及其上的第二半導體層；
[0026]第二半導體層上的器件結構，所述空腔至少位于器件結構的柵極下方；
[0027]貫穿第二半導體層至空腔的刻蝕孔；
[0028]其中，所述空腔和刻蝕孔的內表面上形成有介質層，空腔和刻蝕孔內填充有互連的導體層。
[0029]可選的，所述介質層為高k介質材料。
[0030]可選的，所述導體層包括形成在刻蝕孔的介質層之上以及填充空腔的第一導體層，以及形成在第一導體層之上的填充刻蝕孔的第二導體層。
[0031]本發明的半導體器件的制造方法，在襯底上形成第一半導體層和第二半導體層，并在其上形成器件，而后，通過第二半導體層中刻蝕出刻蝕孔來去除第一半導體層，并重新填充介質層和導體層，可以通過體襯底實現SOI器件，第二半導體層的厚度實現溝道的控制，此外，通過在空腔及刻蝕孔中形成介質層并填充導體層來作為背柵，實現對器件的閾值電壓進行調節，工藝簡單易行，且可通過形成的介質層的厚度和k值的變化進行背柵閾值電壓的調節，工藝可控性強。
【附圖說明】
[0032]為了更清楚地說明本發明實施的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0033]圖1示出了本發明的半導體器件的制造方法的流程圖；
[0034]圖2-圖13為根據本發明實施例制造半導體器件的各個制造過程中的截面結構示意圖。
【具體實施方式】
[0035]為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本發明的【具體實施方式】做詳細的說明。
[0036]在下面的描述中闡述了很多具體細節以便于充分理解本發明，但是本發明還可以采用其他不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣，因此本發明不受下面公開的具體實施例的限制。
[0037]其次，本發明結合示意圖進行詳細描述，在詳述本發明實施例時，為便于說明，表示器件結構的剖面圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本發明保護的范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。
[0038]參考圖1所示，本發明提供了一種半導體器件的制造方法，包括:提供半導體襯底；在所述襯底上形成第一半導體層和第二半導體層的疊層，襯底中形成有所述疊層的隔離結構；在第二半導體層上形成器件結構；刻蝕器件兩側的第二半導體層，以形成刻蝕孔；通過刻蝕孔進行腐蝕至少去除器件結構的柵極下的第一半導體層，以形成空腔；在空腔及刻蝕孔的內表面上形成介質層，并以導體層填充空腔及刻蝕孔。
[0039]在本發明的制造方法中，通過在半導體襯底上形成第一和第二半導體層，并在其上形成半導體器件，而后，通過在第二半導體層中形成刻蝕孔來去除第一半導體層，并在其中重新形成介質材料和導體材料填充，這樣，可以通過體襯底來實現絕緣體上硅器件，尤其是ETS0I器件，并可以通過第二半導體層的厚度實現溝道的控制，此外，通過在空腔及刻蝕孔中形成介質層并填充導體層來作為背柵，實現對器件的閾值電壓進行調節，工藝簡單易行，且可通過形成的介質層的厚度和k值的變化進行背柵閾值電壓的調節，工藝可控性強。
[0040]為了更好的理解本發明的技術方案和技術效果，以下將結合本發明的半導體器件的制造方法的流程圖圖1和具體的實施例進行詳細的描述。
[0041]首先，在步驟S01，提供半導體襯底100，參考圖2所示。
[0042]在本發明實施例中，所述半導體襯底100可以為Si襯底、Ge襯底等。在其他實施例中，還可以為包括其他元素半導體或化合物半導體的襯底，例如GaAs、InP或SiC等，還可以為疊層結構，例如Si/SiGe等。在本實施例中，所述半導體襯底100為體硅襯底。
[0043]而后，在步驟S02，在所述襯底100上形成第一半導體層102和第二半導體層104的疊層，襯底100中形成有所述疊層的隔離結構106，參考圖2-3所示。
[0044]在本實施例中，可以采用外延生長(EPI)工藝，如圖2所示，在體硅襯底100上依次外延生長第一半導體層102和第二半導體層104，其中，所述第一半導體層可以為GexSi! x，其中0〈χ〈1,厚度可以為l_200nm,典型的可以10nm或200nm ;所述第二半導體層可以為娃，厚度可以為3-200nm,典型的可以為10nm或15nm。外延工藝可以形成晶體結構的半導體層，其為質量較高的半導體層，以便提高所形成的器件的性能。在外延形成第一和第二半導體層后，可以進行第一半導體層102、第二半導體層104和襯底100的刻蝕，并進行介質材料如氧化硅的填充，從而形成隔離結構106，隔離結構106之間的第二半導體層為器件的有源區，參考圖3所示。當然，可以根據器件的具體需要，采用其他的方法來形成第二半導體層。
[0045]在本發明中，第二半導體層的厚度可以根據器件的需要來選擇，其厚度決定了后續形成器件結構的溝道的厚度，即相當于SOI襯底中頂層硅的作用，在該第二半導體層的厚度小于50nm時，可以用于形成UTS0I器件。
[0046]接著，在步驟S03，在第二半導體層104上形成器件結構110，參考圖3所示。
[0047]可以按照傳統的工藝來形成器件結構110，可以采用前柵或后柵工藝。在本實施例中，采用后柵工藝來形成器件結構，首先，在第二半導體層104上形成柵介質層和偽柵(圖未示出)及其側墻，柵介質層可以為熱氧化層或其他合適的介質材料，例如氧化硅、氮化硅等，在一個實施例中，可以為二氧化硅，可以通過熱氧化的方法來形成。偽柵可以為非晶硅、多晶硅或氧化硅等，在一個實施例中，可以為非晶硅。側墻114可以具有單層或多層結構，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物摻雜硅玻璃、低k電介質材料及其組合，和/或其他合適的材料形成，在一個實施例中側墻114可以為氮化硅和氧化硅的兩層結構。
[0048]而后，在偽柵兩側形成源漏區，在一個實施例中，通過外延摻雜在第二半導體層104上形成硅的源漏區116。當然，也可以通過離子注入在第二半導體層中形成源漏區。
[0049]接著，在偽柵兩側覆蓋層間介質層并通過濕法腐蝕，去除偽