圖案化的方法與半導體結構的制作方法
【技術領域】
[0001]本發明是有關于一種集成電路，且特別是有關于一種圖案化的方法與半導體結構。
【背景技術】
[0002]已知的光刻技術如ArF浸潤式光刻(immers1n lithography),單一工藝只能做出約76nm的間距，如欲做出更小間距，則需進行二次光刻與二次刻蝕工藝。然而，以此方式做出的圖案，可能出現錯誤對準(misalignment)的現象，且基于工藝進行上的困難，關鍵尺寸均勻度(critical dimens1n uniformity)亦難以掌控。因此，業界亟需一種既可利用現有的光刻工藝來執行，卻又可以得到較小圖案間距的方法。
【發明內容】
[0003]本發明提供一種圖案化的方法，能夠得到較小的圖案間距與關鍵尺寸，并使做出的圖案彼此對齊，改善不對齊問題，并提升關鍵尺寸均勻度。
[0004]本發明提出一種圖案化的方法如下。在基底上依序形成材料層、第一硬掩模層、第二硬掩模層以及第一掩模層。以第一掩模層做為刻蝕掩模，刻蝕第二硬掩模層，以形成圖案化的第二硬掩模層，其具有多個第一孔洞，所述第一孔洞在沿著第一方向的關鍵尺寸(CD)大于沿著第二方向的關鍵尺寸。接著，移除第一掩模層，形成第二掩模層，其包括多條線圖案掩模沿著第二方向延伸，且將每一第一孔洞分隔成第二孔洞與一第三孔洞。以圖案化的第二硬掩模層以及第二掩模層做為刻蝕掩模，刻蝕第二孔洞與第三孔洞裸露的第一硬掩模層與材料層，以形成圖案化的第一硬掩模層與圖案化的材料層。然后，移除圖案化的第一硬掩模層、圖案化的第二硬掩模層以及第二掩模層，裸露出圖案化的材料層，其具有多個第四孔洞與多個第五孔洞。
[0005]在本發明的一實施例中，所述圖案化的方法，其中第一孔洞組成第一孔洞陣列，圖案化的第二硬掩模層為一網狀硬掩模層。
[0006]在本發明的一實施例中，所述圖案化的方法，更包括將每一線圖案掩模填入在第二方向上的多個第一孔洞，且覆蓋部分圖案化的第二硬掩模層。
[0007]在本發明的一實施例中，所述圖案化的方法，更包括將每一線圖案掩模填入在第二方向上的單一個第一孔洞中。
[0008]在本發明的一實施例中，所述圖案化的方法，更包括調整線圖案掩模在第一方向上的關鍵尺寸，以調整所形成的第四孔洞與第五孔洞沿著第一方向的關鍵尺寸。
[0009]在本發明的一實施例中，第二掩模層可包括圖案化的有機底部層，位于第一硬掩模層上，以及圖案化的含硅硬掩模底部抗反射層，位于所述圖案化的有機底部層上。
[0010]本發明又提供一種圖案化的方法如下。提供具有材料層的基底。在材料層上形成圖案化的硬掩模層，其具有多個第一孔洞。接著，形成掩模層，其包括多條線圖案掩模，線圖案掩模沿著第二方向延伸，且將每一第一孔洞分隔成第二孔洞與第三孔洞。然后，以圖案化的硬掩模層以及掩模層做為掩模，對材料層進行圖案化，以形成具有多個第四孔洞與多個第五孔洞的圖案化的材料層。
[0011]在本發明的一實施例中，所述圖案化的方法，更包括將每一線圖案掩模填入在第二方向上的多個第一孔洞，且覆蓋部分圖案化的硬掩模層。
[0012]在本發明的一實施例中，所述圖案化的方法，更包括將每一線圖案掩模填入在第二方向上的單一個第一孔洞中。
[0013]本發明還提出一種半導體結構，包括圖案化的材料層，配置于基底上。圖案化的材料層中具有孔洞陣列，其包括沿著第一方向延伸，且彼此平行的多個孔洞行，每一孔洞行包括多個沿著第一方向排成一行的孔洞，孔洞行中的每一孔洞在沿著第一方向的邊彼此對齊，且沿著第二方向的邊亦彼此對齊。
[0014]本發明的圖案化方法，將線圖案掩模重疊于圖案化的第二硬掩模層做為刻蝕掩模，而能夠得到較小的圖案間距與關鍵尺寸，并使做出的圖案彼此對齊，改善不對齊問題，并提升關鍵尺寸均勻度。
[0015]本發明的圖案化方法，可透過調整所重疊的線圖案掩模的關鍵尺寸，以調整所做出的圖案間距與關鍵尺寸的大小。
[0016]本發明的半導體結構，于圖案化的材料層中，每一孔洞在第一方向與第二方向的邊彼此對齊，且具有較高的關鍵尺寸均勻度。
[0017]為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合所附圖式作詳細說明如下。
【附圖說明】
[0018]圖1A至圖1E是依據本發明的一實施例繪示的圖案化方法的流程的上視圖。
[0019]圖2A至圖2E是繪示圖1A至圖1E切線A_A’的剖面示意圖。
[0020]圖3A至圖3E是繪示圖1A至圖1E切線B_B’的剖面示意圖。
[0021]圖4是依據本發明的另一實施例繪示的圖案化方法的流程的上視圖。
[0022]圖5A至圖5B是依據本發明的又一實施例繪示的圖案化方法的流程的剖面示意圖。
[0023]圖6A是依據本發明的一實施例繪示的半導體結構的上視圖。
[0024]圖6B是繪示圖6A的半導體結構的剖面示意圖。
[0025]圖7是依據本發明的另一實施例繪示的半導體結構的上視圖。
[0026]【符號說明】
[0027]10、802:某底
[0028]12:材料層
[0029]12a、804、904:圖案化的材料層
[0030]14:第一硬掩模層
[0031]14a:圖案化的第一硬掩模層
[0032]16:第二硬掩模層
[0033]16a:圖案化的第二硬掩模層
[0034]18:第一掩模層
[0035]19、0:孔洞
[0036]20:第二掩模層
[0037]22:有機底部材料層
[0038]22a:圖案化的有機底部層
[0039]24:硬掩模底部抗反射材料層
[0040]24a:圖案化的含娃硬掩模底部抗反射層
[0041]26:圖案化的光刻膠層
[0042]800:半導體結構
[0043]810、910:孔洞行
[0044]D1:第一方向
[0045]D2:第二方向
[0046]P1、P3、P5:沿著第一方向的間距
[0047]P2、P4、P6:沿著第二方向的間距
[0048]01:第一孔洞
[0049]02:第二孔洞
[0050]03:第三孔洞
[0051]04:第四孔洞
[0052]05:第五孔洞
[0053]06:第六孔洞
[0054]07:第七孔洞
【具體實施方式】
[0055]圖1A至圖1E是依據本發明實施例繪示的圖案化方法的流程的上視圖。圖2A至圖2E是繪示圖1A至圖1E切線A-A’的剖面示意圖。圖3A至圖3E是繪示圖1A至圖1E切線B-B’的首I]面不意圖。
[0056]請參照圖1A至圖3A，提供基底10，并在基底10上形成材料層12。基底10例如是半導體基底、半導體化合物基底或是絕緣層上有半導體基底(Semiconductor OverInsulator, SOI)。半導體例如是IVA族的原子，例如硅或鍺。半導體化合物例如是IVA族的原子所形成的半導體化合物，例如是碳化硅或是硅化鍺，或是IIIA族原子與VA族原子所形成的半導體化合物，例如是砷化鎵。材料層12例如是導體層，其材料例如是金屬(metal)、多晶石圭(polysilicon)、多晶娃化金屬(polycide)或金屬娃化物(metal silicide),但并不以此為限。基底10與材料層12之間亦可配置例如介電層、其他半導體材料層或半導體元件，但并不以此為限。接著，在材料層12上依序形成第一硬掩模層14、第二硬掩模層16以及第一掩模層18。第一硬掩模層14與第二硬掩模層16的材料不同。第一硬掩模層14與第二硬掩模層16的材料可以分別例如是氧化硅、氮氧化硅、氮化硅或多晶硅。第一掩模層18例如是圖案化的光刻膠層。圖案化的光刻膠層的形成方法可以例如是先形成光刻膠材料層，之后進行曝光工藝，然后，再進行顯影。曝光工藝所使用的掩模例如是半調型相移式掩模(Half Tone Phase Shift Mask, HTPSM)、二兀式掩模(binary mask, BIM)或玻璃上不透光鑰娃掩模(Opaque M