集成電路芯片和垂直功率器件的制作方法
【專利說明】集成電路芯片和垂直功率器件
[0001]本申請是斯蘭納半導體美國股份有限公司于2011年10月11日申請的名稱為“具有被減薄的襯底的垂直半導體器件”、申請號為201180059579.3的發明專利申請的分案申請。
[0002]相關申請的交叉引用
[0003]本申請要求2010年10月12日提交的美國臨時專利申請N0.61/392,419的優先權，其通過引用全部結合于此。
【背景技術】
[0004]半導體功率器件在二十世紀五十年代早期就投入使用。它們是在功率電子電路中用作開關或整流器的專門器件。半導體功率器件的特點在于它們能夠承受高電壓和大電流以及與高功率運行相關的高溫。例如，開關調壓器包括兩個功率器件，該兩個功率器件以同步的方式不斷地導通和截止以調整電壓。在此情形下的功率器件需要在導通狀態下承受系統級的電流，在截止狀態下承受電源的全部電勢，并且散發大量的熱。理想的功率器件能在高功率條件下運行，能在導通和截止狀態之間快速切換，并且具有低的熱阻。
[0005]采用金屬氧化物半導體場效晶體管(M0SFET)技術制得的標準功率器件結構是垂直擴散金屬氧化物半導體(VDM0S，Vertical Diffused Metal-Oxide Semiconductor)結構。VDMOS結構也稱為雙擴散M0S(DM0S，Double-diffused M0S)。采用術語〃垂直〃是因為電流垂直地流過該器件，并且采用術語〃擴散〃是因為溝道和源極區域通過擴散處理步驟制成。可參考圖1描述該結構。
[0006]圖1示出了VDM0S功率器件100的截面圖。功率器件100包括一個或多個源極電極101、漏極電極102和柵極電極103。源極區域104是η型VDM0S器件中的Ν+摻雜區域。與標準的M0SFET構造相比，源極區域104在柵極絕緣體106下方設置柵極105的任一側。溝道區域107是η型VDM0S器件中的Ρ+摻雜區域，并且它們設置在漏極區域108和源極區域104之間。在η型VDM0S器件中，施加給柵極電極103的高電壓將反轉源極區域104和漏極區域108之間的溝道區域107。與采用相同芯片面積實現的標準M0SFET相比，該構造允許功率器件100承受截止狀態下的高電壓和導通狀態下的高電流二者。功率器件100的溝道寬度是具有相同芯片面積的傳統M0SFET的兩倍，因此允許功率器件100承受大電流。另外，在傳統M0SFET中通常為溝道長度的尺寸不影響擊穿電壓。然而，漏極區域108的厚度和摻雜決定了功率器件100的擊穿電壓。當在常規的體半導體工藝中制作VDM0S器件時，漏極區域108通常為器件襯底。
[0007]VDM0S功率器件100具有一定的缺點而限制其成為理想的功率器件。例如，存在由漏極區域108和溝道區域107之間的邊界形成的大的結電容。該電容通常是由于由尺寸111設定的面積成分和由尺寸110設定的深度成分引起。因為由漏極區域108和溝道區域107形成的結必須在功率器件100切換時充電或放電，所以該結的電容降低了功率器件100的性能。另外，因為面積成分受限，所以不能分別接觸源極區域104和溝道區域107，這是由于諸如源極電極101的電極常常要占用很大的面積。此外，功率器件100具有很差的熱性能，因為它制作在體半導體上。制作在體半導體中的功率器件典型地具有約200μπι的最小晶片厚度，這是由于在將大尺寸晶片處理變薄時晶片破裂的可能性很高。因為硅襯底的熱阻與硅襯底的厚度成比例，所以在體半導體上制作功率器件在熱性能方面是有問題的。集成電路中的高熱量可能使其器件的電特性偏移到期望的范圍之外，導致關鍵設計的失敗。器件中殘留的不確定的過剩熱量可能會以翹曲或者材料熔化的形式在器件的電路中導致永久且關鍵的失敗。
[0008]另外，層轉移技術典型地在各個處理階段涉及一對半導體晶片，該一對半導體晶片通過直接接合、分子接合或粘結接合而接合在一起。如果晶片之一是絕緣體上半導體(SOI)晶片或絕緣體上硅晶片且其襯底被去除以暴露出埋設的氧化物，則所形成的結構將包括一器件層，該器件層相對于其原始方位而被倒置并且被從SOI晶片轉移到新的處理晶片。
[0009]層轉移結構200如圖2所示。層轉移結構200包括處理晶片201和SOI晶片202。處理晶片201包括處理晶片襯底203和處理接合層20LS0I晶片202包括絕緣體層205和電路層206。層轉移結構200示出了層轉移工藝的完成產品。然而，在層轉移開始前，SOI晶片202另外包括在絕緣體層205之下的另一個層襯底材料。襯底層典型地為諸如硅的半導體材料。絕緣體層205是電介質，其通常是通過襯底硅的氧化而形成的二氧化硅。電路層206包括在結構207已經形成其中之后存在的摻雜劑、電介質、多晶硅、金屬層、鈍化層和其它層的結合。結構207可包括金屬配線；諸如電阻器、電容器和電感器的無源器件；以及諸如晶體管的有源器件。在處理接合層204接合到SOI晶片202的頂部時開始層轉移。此時，處理晶片201給S0I晶片202提供足夠的穩定性，從而可去除上述的在絕緣體層205下方的襯底材料層。作為該工藝的結果，層轉移結構200提供的器件可通過底表面208而被接觸。這意味著至電路層206中的結構207的外部接觸非常接近結構207自身。在某些情形下，該距離在1微米(μπι)的量級。
[0010]如這里以及所附權利要求中所用的，層轉移結構200的“頂部”是指頂表面209，而層轉移結構200的“底部”是指底表面208。該方位配置與電路層206與其它參照系的相對方位、從S0I晶片202去除層或者給S0I晶片202增加層無關。因此，電路層206總是在絕緣體層205之上。另外，從電路層206的中部開始朝著底表面208延伸的向量總是指向層轉移結構的“背側”方向，而與S0I晶片202與其它參照系的相對方位、從S0I晶片202去除層或給S0I晶片添加層無關。
[0011]請考慮關于本發明的這些和其它背景。
【附圖說明】
[0012]圖1是現有技術的VDM0S功率器件的簡化截面圖。
[0013]圖2現有技術的層轉移結構的簡化截面圖。
[0014]圖3是結合本發明實施例的垂直功率器件的簡化截面圖。
[0015]圖4是結合本發明選擇性實施例的垂直功率器件的簡化截面圖。
[0016]圖5是結合本發明實施例的垂直功率器件的示例性平面布置圖案的簡化圖。
[0017]圖6是結合本發明實施例的垂直功率器件的另一個示例性平面布置圖案的簡化圖。
[0018]圖7是結合本發明另一個選擇性實施例的垂直功率器件的簡化截面圖。
[0019]圖8是結合本發明實施例的垂直功率器件的另一個示例性平面布置圖案的簡化圖。
[0020]圖9是結合本發明實施例的垂直功率器件的另一個示例性平面布置圖案的簡化圖。
[0021]圖10是結合本發明另一個選擇性實施例的垂直功率器件的簡化截面圖。
[0022]圖11是結合本發明另一個選擇性實施例的絕緣柵極雙極晶體管(IGBT)器件的簡化截面圖。
[0023]圖12是結合本發明另一個選擇性實施例的垂直雙極晶體管器件的簡化截面圖。
[0024]圖13是結合本發明另一個選擇性實施例的UM0S器件的簡化截面圖。
[0025]圖14是結合本發明另一個選擇性實施例的另一個UM0S器件的簡化截面圖。
[0026]圖15是結合本發明另一個選擇性實施例的柵極截止(GT0)閘流管器件的簡化截面圖。
[0027]圖16是層轉移器件的簡化截面圖，其具有結合本發明另一個選擇性實施例的垂直功率器件。
[0028]圖17是半導體芯片的簡化截面圖，其具有多個器件且結合本發明的實施例。
[0029]圖18是根據本發明的實施例的用于制造圖3-10、13、14、16和/或17所示的一個或多個器件的簡化工藝流程。
[0030]圖19是根據本發明的實施例的用于制造圖11和/或12所示的一個或多個器件的簡化工藝流程圖。
[0031]圖20是根據本發明的實施例的用于制造圖15所示的一個或多個器件的簡化工藝流程圖。
【具體實施方式】
[0032]以下面描述的幾個相關的示例性實施例來說明本發明。每個實施例整體上具有對【背景技術】中描述的性能指標的改善，例如，從截止狀態到導通狀態的快速轉換能力上的電性能改善以及散發大量熱量能力上的熱性能改善。另外，某些實施例能另外受益于獨立地偏置功率晶體管的源和本體的能力。另外，某些實施例通過包括層轉移結構和技術實現了某些改善或益處。此外，某些改善或益處可通過減薄半導體襯底來實現，無論采用SOI (絕緣體上半導體)晶片或體半導體晶片以及無論采用或者不采用層轉移結構和技術。再者，某些實施例通過包括有源區域周圍的隔離溝槽來實現某些改善，這也得益于半導體襯底的減薄以更加徹底地隔離有源區域。另外，某些實施例通過具有將這里描述的獨立垂直半導體器件的任意期望數量和組合(包括多個垂直功率器件)與其它另外的邏輯或數字電路一起(或者不與其它另外的邏輯或數字電路一起)集成在一個集成電路(1C)芯片或管芯上的能力來實現某些改善，包括不必通過公用襯底為所有器件形成公用漏極的實施例。此外，盡管很多實施例中的半導體材料在這里可描述為硅，但是應理解本發明不應受到限制，其它的半導體材料(例如，GaAs、S i C、GaN、InGaAs、InP等)通常也在本發明的范圍內。
[0033]現在將詳細參考本發明公開的某些實施例，這些實施例一個或多個示例示出在附圖中。每個示例以解釋本技術的方式來提供，而不是對本技術的限制。實際上，本領域的技術人員應理解在不脫離本技術的精神和范圍的情況下可對本技術進行各種修改和變化。例如，作為一個實施例的一部分而被示出或描述的特征可與另一個實施例一起使用以形成再一個實施例。因此，旨在本主題覆蓋在所附權利要求及其等同物的范圍內的所有這樣的修改和變化。
[0034]本發明的某些實施例整體上提供具有低寄生電容、低熱阻和高隔離性的垂直功率器件。本發明的某些實施例通過使漏極區域108(圖1)的某些部分去除或使漏極區域108的垂直和/或水平尺寸最小化而實現這些有益效果，從而在新器件中漏極區域和溝道區域之間的電容顯著下降。在本發明的某些實施例中，漏極區域108被去除的部分(例如，由于半導體襯底的減薄)是漏極區域108在溝道區域107之下的部分，從而新器件中的溝道區域通常與新器件的內部電容脫離。本發明的某些實施例利用所得到的溝道區域和器件性能的脫離來實現另外的有益效果，例如提供本體和源可獨立連接而不增加芯片面積的VDM0S。另外，本發明的某些實施例通過將從器件的有源發熱區域到器件的背側的距離減小至約lum(SP，減薄半導體襯底)來提供低的熱隔離，從而為器件的有源區域提供多的快速熱通道。另外，實施匪0S和/或PM0S功率器件的本發明的某些實施例通過重新限定漏極和源極區域的作用來實現前述的有益效果，從而頂電極連接到漏極區域且單一的背側接觸連接到源極和溝道區域。
[0035]本發明的某些實施例可參考圖3進行描述。圖3示出了根據本發明且可形成整個1C芯片的一部分的垂直功率器件300。在本發明的各實施例中，垂直功率器件300優選為NM0S或PM0S垂直晶體管。垂直功率器件300通常包括在有源表面層或有源半導體區域內的第一、第二和第三半導體區域301、302和303(如這里和所附權利要求中所使用的，〃有源層〃或〃有源半導體區域〃是指半導體襯底中已經注入、摻雜或沉積半導體結構的部分)。垂直功率器件300還具有在有源層之上的柵極區域304。第一半導體區域301通常在柵極區域304之下，該柵極區域304被氧化物/絕緣體305圍繞。第二半導體區域302優選電類型與第一半導體區域301相同或類似(例如，如果垂直功率器件300為η型器件，則第一和第二半導體區域301和302為η型區域)。第三半導體區域303通常隔離第一半導體區域301與第二半導體區域302。第三半導體區域303具有底邊界306和從柵極區域304向下延伸到底邊界306的側邊界307。第一半導體區域301沿著側邊界307接觸第三半導體區域303且沿著底邊界306不接觸第三半導體區域303。換言之，與圖1的現有技術的漏極區域108相比，第一半導體區域301的垂直和水平尺寸已經被最小化(例如，從而最小化了寄生電容、熱阻和電阻)。另外，第三半導體區域303優選與第一半導體區域301和第二半導體區域302電互補(例如，如果垂直功率器件300是η型器件，則第三半導體區域303為ρ型)。
[0036]在本發明的某些實施例中，底邊界306設置在SOI(或體半導體)襯底的埋設絕緣體層(未示出)上且基本上垂直于直接從頂電極308到包含垂直功率器件300的晶片的背側所描繪的線。在本發明的某些實施例中，埋設氧化物層設置在第一半導體區域301的背側，并且也可設置在第三半導體區域303的背側。另外，埋設氧化物層可在某些位置上不存在以提供至這些半導體區域301和/或303的任何一個的背側接觸(例如，底側漏極