非揮發性內存總成及其制作方法
【技術領域】
[0001]本發明是有關于一種非揮發性內存總成及其制作方法，特別是一種利用介電層作為硬屏蔽的鑲嵌及平坦化制程，以形成抹除閘極(EG)及選擇閘極(SG)。
【背景技術】
[0002]分離式閘極組件，已經廣泛用于在獨立及嵌入式非揮發性應用中。因為它具有較小扇區清除及電路設計容易支持的特性，目前在愈益壯大及競爭嚴峻的嵌入式非揮發性IC產業，像是應用在微控制器M⑶及智能卡(smartcard)，分離式閘極非揮發性已經越來越重要。
[0003]市面上分離式閘極非揮發性內存總成技術中，如Microchip及SST公司的雙層多晶硅分離式閘極具有簡易制作技術及可靠穩定度，故對終端用戶而言目前為最被認可的方式。在非揮發性核心中，此技術具有雙層多晶硅為作為浮動閘極的第一多晶硅及選擇閘極的第二多晶硅。然而，隨著IC裝置尺寸持續縮小，因為它用于源極擴散及浮動閘耦合的大面積特性，雙多晶硅分離式閘極不久將能滿足尺寸縮小上的需求。
[0004]藉由額外添加的多晶硅層來作為耦合控制閘極(如耦合控制閘極)，由于三多晶硅分離式閘極的記憶單元尺寸縮小，使得三多晶硅分離式閘極演變越來越重要。在非揮發性核心中，此技術具有三層多晶硅作為浮動閘極的第一多晶硅、耦合控制閘極第二多晶硅、及抹除閘極/選擇閘極的第三多晶硅。
[0005]類似于眾所皆知堆棧-閘極非揮發性內存總成(如ΕΤ0Χ)，首先設置浮動閘極在位線方向，然后形成耦合控制閘極來當作蝕刻浮動閘極的屏蔽罩。藉由第三多晶硅及回蝕刻來形成抹除閘極及選擇閘極間隔物，同時形成抹除閘極及選擇閘極。因為抹除閘極及選擇閘極包含不同用途的不同閘極介電層，所以選擇閘極晶體管氧化層及抹除閘極穿隧氧化層的制程整合需仔細處理。
[0006]不幸地，在現存的形成分離式閘極結構及方法中上述要求并不容易實現。而且，浮動閘極及選擇閘極間的絕緣介電層必須整合在可視為浮動閘極及抹除閘極間絕緣的穿隧氧化層其組成之中。這將使制程復雜化及制程彈性封閉化。最終且最關切地，現存三多晶硅分離式閘極制程不可避免地牽涉蝕刻，以及牽涉從用來形成抹除節點的浮動閘極多晶硅其粗糙表面的氧化層成長。假設制作中多晶硅表面及穿隧氧化層并沒有非常仔細處理，浮動閘極多晶硅的不均勻微表面結構，將引起無法預期的穿隧氧化層可靠度問題。
【發明內容】
[0007]鑒于上述問題，本發明提出一種非揮發性內存總成及其制作方法，特別是一種利用介電層作為硬屏蔽的鑲嵌及平坦化制程，以形成抹除閘極及選擇閘極。
[0008]本發明又一目的，在于提供一種非揮發性內存總成及其制作方法，在選擇閘極側墻形成ON或ONO間隔物，以達到浮動閘極至選擇閘極的穩健絕緣性。
[0009]為達上述目的，本發明揭露一種制作非揮發性內存總成的方法，步驟包括:提供一基底;在基底上形成一第一基底介電層;在第一基底介電層上形成一第一多晶娃層及一犧牲層;在第一基底介電層、第一多晶硅層及犧牲層上定義至一第一圖案開口及一第二圖案開口；根據第一圖案開口進行離子布植;選擇性改變第一基底介電層厚度;在第一多晶硅層及犧牲層兩側形成一側墻介電層;在基底上于第二圖案開口形成一第二基底介電層;第一多晶硅層、犧牲層及側墻介電層，在水平方向上的間隔形成一鑲嵌溝槽;在第一基底介電層及第二基底介電層上形成一第二多晶硅層，填入鑲嵌溝槽;在第二多晶硅層上形成一覆蓋介電層;在第一多晶硅層、側墻介電層及覆蓋介電層形成一耦合介電層;在耦合介電層上選擇性形成一第三多晶硅層；以及進行離子布植。
[0010]較佳地，利用光阻為硬罩，根據所定義第一圖案開口及第二圖案開口以外區域，于犧牲層及第一多晶硅層進行蝕刻，使犧牲層堆棧在第一多晶硅層上，且第一多晶硅層及犧牲層的堆棧在水平方向上為間隔。
[0011]較佳地，第一多晶硅層包括，位于第一圖案開口及第二圖案開口之間在第一基底介電層上方形成一浮動閘極。
[0012]較佳地，利用第一圖案開口，生成以增厚位于第一圖案開口下方的第一基底介電層。
[0013]較佳地，利用第二圖案開口，重新生成以減薄位于第二圖案開口下方的第一基底介電層。
[0014]較佳地，在第一多晶硅層的側墻形成一暫時側墻介電層，選擇性增厚第一基底介電層時，在第一多晶硅層的側墻同時形成暫時側墻介電層并連接第一基底介電層。
[0015]較佳地，選擇性改變第一基底介電層厚度時，去除在第一多晶硅層的側墻所形成的暫時側墻介電層。
[0016]較佳地，基底上于第二圖案開口形成一暫時基底介電層，且在第二圖案開口上方暫時基底介電層及側墻介電層所形成的間隔形成一凹槽。
[0017]較佳地，去除根據所定義第二圖案開口為為屏蔽，去除基底上于第二圖案開口所形成的暫時基底介電層。
[0018]較佳地，在第二圖案開口上方兩側的犧牲層的側墻，分別形成一間隔物，間隔物為電性絕緣。
[0019]較佳地，形成第二多晶硅層，還包括形成一第四多晶硅層，第二多晶硅層及第四多晶硅層，填入鑲嵌溝槽，且第二多晶硅層填入于第一圖案開口的鑲嵌溝槽及第四多晶硅層填入于第二圖案開口的鑲嵌溝槽。
[0020]較佳地，去除犧牲層，根據所定義第一圖案開口及第二圖案開口為屏蔽，去除第一圖案開口及第二圖案開口以外區域所形成的犧牲層。
[0021]較佳地，定義一第三圖案開口，根據所定義第三圖案開口以外區域為屏蔽，去除于第三圖案開口以外區域所形成的第一多晶硅層。
[0022]較佳地，定義一第一介電層，包括在基底上所形成的第一基底介電層及第二基底介電層。
[0023]較佳地，定義一第二介電層，包括在第一多晶硅層及犧牲層兩側所形成的側墻介電層，及第二多晶硅層上所形成的覆蓋介電層，且第二介電層包覆抹除閘極及選擇閘極。
[0024]本發明揭露一種非揮發性內存總成，包括:一基底，靠近基底的表面形成一源極區及一汲極區，源極區及汲極區間隔一通道區；一第一介電層，形成于基底上，及第一介電層具有一在深度方向上以定義源極區的第一圖案開口； 一抹除閘極，形成于第一介電層上，抹除閘極在深度方向上位于第一圖案開口的投影上方;一浮動閘極，形成于第一介電層上，靠近抹除閘極;一選擇閘極，形成于第一介電層上，靠近浮動閘極，且選擇閘極及浮動閘極在深度方向上位于通道區的投影上方;一第二介電層，形成于第一介電層上，且包覆抹除閘極及選擇閘極，及浮動閘極位于相鄰第二介電層之間；一耦合介電層，形成于抹除閘極、浮動閘極、選擇閘極及第二介電層上；以及一耦合控制閘極，形成于耦合介電層上；第一介電層于第一圖案開口具有一第一厚度，且第一介電層在深度方向上分別于浮動閘極的投影下方具有一第二厚度及于選擇閘極的投影下方具有一第三厚度，其中，第一厚度大于第二厚度及第二厚度大于第三厚度。
[0025]較佳地，第二介電層位于抹除閘極的兩側，為由第一圖案開口的兩側朝抹除閘極中心的方向以形成。
[0026]較佳地，第一介電層上具有一第二圖案開口，第二圖案開口在深度方向上為用以定義選擇閘極。
[0027]較佳地，第一介電層上具有一第三圖案開口，第三圖案開口在深度方向上為用以定義汲極區。
[0028]較佳地，選擇閘極具有一間隔物，間隔物形成于在第二圖案開口上方選擇閘極的兩側，間隔物為電性絕緣。
[0029]較佳地，抹除閘極及選擇閘極為形成于一鑲嵌溝槽內，及抹除閘極選擇閘極的間隔內為浮動閘極及第二介電層。
[0030]較佳地，第二介電層位于抹除閘極及選擇閘極(SG)上方為一覆蓋介電層，覆蓋介電層平行于第一介電層。
【附圖說明】
[0031]附圖1A至附圖1N是本發明非揮發性內存總成及其制作方法的制作流程圖。
[0032]附圖2A至附圖2B是本發明非揮發性內存總成的結構圖。
[0033]附圖3A至附圖3B是本發明非揮發性內存總成的間隔物。
[0034]附圖4A至附圖4B是本發明非揮發性內存總成的結構圖。
[0035]附圖5是本發明非揮發性內存總成矩陣。
[0036]附圖6A至附圖6E是本發明非揮發性內存總成矩陣的剖面圖。
[0037]主要組件符號說明
10基底
101第一基底介電層
102第二基底介電層
11第一多晶硅層
12第二多晶硅層
13第三多晶硅層
14第四多晶硅層 151,251 覆蓋介電層 152側墻介電層
153、253間隔物
16犧牲層
161暫時側墻介電層
162暫時基底介電層
17鑲嵌溝槽
18凹槽
191第一圖案開口
192第二圖案開口
193第三圖案開口
2、20、3、4非揮發性內存組件
201源極區
202汲極區
203通道區
21抹除閘極(EG)
22選擇閘極(SG)
23浮動閘極(FG)
24耦合控制閘極(CG)
25第一介電層
26第二介電層 28耦合介電層
291穿隧介電層
292晶體管介電層
293浮動閘介電層
5非揮發性內存矩陣
5011,5012源極區
5221 - 5224選擇閘極(SG)
5231 - 5234浮動閘極(FG)
5241、5242耦合控制閘極(CG)
560 - 565位線
580 - 583字符線。
【具體實施方式】