一種半導體器件中的靜電放電保護結構及半導體器件的制作方法
【技術領域】
[0001]本發明屬于半導體器件生產制作領域，特別是涉及一種具有靜電保護結構的半導體器件。
【背景技術】
[0002]靜電在自然界時刻都存在，當芯片的外部環境或者芯片內部累積的靜電荷，通過芯片的管腳流入或流出芯片內部時，瞬間產生的電流(峰值可達數安培)或電壓，就會損壞集成電路，使芯片功能失效。隨著半導體行業的發展，特征尺寸進一步縮小，元件密度越來越大，電子元器件遭受靜電損傷的可能性越來越大，產業化電子器件必須設計合格的靜電保護。
[0003]在功率放大器件中，VDMOS、LDMOS、IGBT等大功率器件可以承受高電壓，其靜電保護設計需求的維持電壓也相應增高。同時，如LDM0S又廣泛應用在高頻無線傳輸領域，其靜電保護設計要求極小的寄生電容以避免誤開啟和噪聲耦合。
[0004]在公開號為US2008093624的美國專利申請中，公開了一種作用于LDM0S器件上的靜電放電(以下簡稱ESD)保護結構。如圖1所示，該ESD保護結構包括P型襯底110，設置在襯底110上的N型外延層120、設置在N型外延層120頂部的場氧化層130，被該場氧化層130隔離的兩個P型阱區150、160，以及分別將150、160接通到襯底110和一外部器件柵極上的P型重摻區180、140。該ESD保護結構的工作原理如圖2所示，P型阱區150、160分別于N型外延遲120形成兩個背對背的PN結二極管210、220，其等效的電路中，這兩個背對背的二極管210、220 —端接在外部器件的柵極上，另一端接地，每個二極管的擊穿電壓假如為13V，則當柵極電壓的幅值小于±13V時，其中一個二極管必然處于截止狀態，此時柵極正常工作；當柵極電壓大于土 13V時，這兩個二極管一個導通，一個被擊穿，使得這兩個二極管所在的支路呈導通狀態，電流經由這兩個二極管導出，從而避免了柵極加載過高的電壓而導致損壞，達到保護器件的效果。
[0005]通常，在LDM0S或其它一些高功率器件中，柵極工作電壓需要承載的電壓要求不能超過15V，因此對于ESD的保護電壓設置往往略小于該電壓，比如13V。從該ESD保護結構的內部看，當外部施加的電壓大于其中一個PN結的擊穿電壓時，相當于兩個P型阱區之間形成一個載流子的通道，電子可以從一端移動到另一端，而場氧化層130以L0C0S工藝制作在兩個P型阱區中間，起到隔離的作用，同時在載流子通道建立之后，增加了電子從一端跑到另一端的距離，也就是增加了導通電阻Rdson。通常情況下，該ESD保護結構的擊穿電壓BV與該導通電阻Rdson的阻值成正比，因此使用上述場氧化層可以增加擊穿電壓的值。但是這種通過增加導通電阻Rdson來提升擊穿電壓的方式卻會產生如下的問題:
[0006]PN結工作在擊穿模式下時，其最大耐電流Imax與該導通電阻Rdson的阻值成反t匕，也就意味著增加該導通電阻Rdson，其所能承受的電流將減小。對于ESD保護結構來說，電流往往是比電壓更需要考慮的一個量，尤其是在靜電放電的瞬間，其瞬間電流可以達到幾十個安培。如果管子的最大耐電流Imax很小，那么該保護結構也容易被燒毀。
[0007]因此，在現有技術中，擊穿電壓和耐受電流成為了一對不可調和的量。
【發明內容】
[0008]有鑒于此，本發明的目的在于解決提出一種新的靜電放電保護結構，該靜電放電保護結構能夠兼顧擊穿電壓和耐受電流的特性，在不影響E S D保護結構的擊穿電壓的同時，減小兩端的導通電阻，從而使得管子的耐受電流增大，提高該ESD保護結構的性能。
[0009]根據本發明的目的提出的一種半導體器件中的靜電放電保護結構，包括第一導電型的襯底、設置在該襯底上的外延層，該外延層上具有第二導電型的第一阱區，對該第一阱區的部分表面進行第一導電型輕摻形成的第二阱區和第三阱區，分別在第二阱區和第三阱區中進行第一導電型重摻形成的第四阱區、第五阱區，所述第二阱區和第三阱區之間設有一段由第一阱區形成的且露出在外延層表面的溝道區，該第二阱區、第三阱區和第一阱區的交界處形成兩個背靠背的PN結，其中至少一個PN結的上方設有一塊始終接地的場板。
[0010]優選的，所述第三阱區的部分落在第一阱區外，在該第三阱區中形成的第五阱區穿過外延層與所述襯底電性連接，并且所述場板與所述第五阱區電性相連。
[0011]優選的，所述第五阱區通過在外延層中重摻第一導電型的沉降區實現與所述襯底電性連接。
[0012]優選的，所述第五阱區通過在外延層中開設金屬孔柱實現與所述襯底電性連接，其中該金屬孔柱貫穿至所述襯底的表面或內部。
[0013]優選的，所述場板位于由第三阱區和第一阱區形成的PN結上方，其中該場板位于第一阱區上方的部分小于所述溝道區的長度。
[0014]優選的，所述第二阱區的面積全部落入第一阱區的范圍內，形成在該第二阱區中的第四阱區電性連接至一外部器件上。
[0015]優選的，所述溝道區的長度為3_15um。
[0016]優選的，所述第一導電型為P型，所述第二導電型為N型。
[0017]同時本發明還提出了一種半導體器件，包括柵極、源極和漏極，所述半導體器件還包括如上所述的靜電放電保護結構，其中所述柵極與所述靜電放電保護結構電性連接。
[0018]優選的，所述半導體器件中設有多層金屬層，其中位于最外層的金屬層構成了該半導體器件的柵極焊盤、源極焊盤和漏極焊盤，所述靜電放電保護結構位于該柵極焊盤的下方，并且該靜電放電保護結構的第四阱區通過金屬孔柱工藝與該多層金屬電性連接。
[0019]優選的，所述靜電放電保護結構中的場板通過位于最內層的第一金屬層電性連接至所述第五阱區。
[0020]優選的，所述場板與所述第一金屬層之間，以及所述第五阱區與所述第一金屬層之間設有金屬孔柱。
[0021]與現有技術相比，本發明的ESD保護結構，在至少其中一個PN結上方設置一塊始終接地的場板來代替現有技術中的場氧化層，在溝道區構建了一個虛擬結區，將結區的內電場分散成兩個，使原本單一內電場的較高峰值被兩個內電場的較低峰值取代，從而使PN結反向耐壓能力增強，達到了增加擊穿電壓的目的，同時由于沒有場氧化層的存在，所以導通電阻Rdson減小，使得耐受電流的值也增加，有效的解決了現有技術中的問題。
【附圖說明】
[0022]為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0023]圖1是現有技術中的ESD保護結構示意圖。
[0024]圖2是圖1中的等效電路圖。
[0025]圖3是本發明第一實施方式下的ESD保護結構示意圖。
[0026]圖4是本發明第二實施方式下的ESD保護結構示意圖。
[0027]圖5是本發明ESD保護結構的完整示意