一種改善器件雙峰效應的方法和半導體器件的制作方法
【技術領域】
[0001]本發明涉及半導體制造工藝，具體而言涉及一種改善器件雙峰效應的方法和半導體器件。
【背景技術】
[0002]隨著集成電路的不斷發展，人們對器件的性能要求越來越高，器件的雙峰效應對電路的影響也就凸顯出來。雙峰效應可能會導致電路的輸出錯誤，進而產生終端失效，電路無法正常工作，影響整個電路的可靠性。
[0003]雙峰效應就是在測量器件的閾值電壓時，跨導出現兩個最大的峰值，由于這兩個峰值的存在，閾值電壓曲線會有波動，在計算閾值電壓時出現錯誤。通常情況下，產生雙峰效應的原因是器件邊緣效應，由于位于器件邊緣的柵極氧化層的厚度和位于器件中心的主器件區域的柵極氧化層的厚度存在差異，如圖1(a)所示，且該差異會隨著柵極氧化層的厚度的增加而增大，這就相當于在器件邊緣存在兩個寄生器件101，如圖1(b)所示，這兩個寄生器件的閾值電壓和器件中心的主器件區域102的閾值電壓存在差異，上述兩個差異就是雙峰效應的主要來源。
[0004]因此，需要提出一種方法，以解決上述問題。
【發明內容】
[0005]針對現有技術的不足，本發明提供一種改善器件雙峰效應的方法，將所述器件有源區的位于所述器件柵極多晶硅下方的區域沿著所述柵極多晶硅的長度方向拉寬，使所述有源區的邊緣遠離所述器件的導電溝道。
[0006]在一個示例中，所述將所述器件有源區的位于所述器件柵極多晶硅下方的區域沿著所述柵極多晶硅的長度方向拉寬，具體為:
[0007]利用有源區掩膜版，定義所述器件有源區，使所述器件有源區的位于所述器件柵極多晶硅下方的區域向兩側沿著所述柵極多晶硅的長度方向各拉寬0.1微米?0.4微米。
[0008]在一個示例中，所述將所述器件有源區的位于所述器件柵極多晶硅下方的區域沿著所述柵極多晶硅的長度方向拉寬后，還包括:
[0009]將所述器件有源區的所述沿著所述柵極多晶硅的長度方向拉寬的部分向兩側沿著所述柵極多晶硅的寬度方向各拉寬O微米?0.4微米。
[0010]本發明還提供一種半導體器件，所述半導體器件包括有源區和部分覆蓋所述有源區的柵極區，位于所述柵極區下方的有源區的寬度大于其余有源區的寬度。
[0011]在一個示例中，位于所述柵極區下方的有源區的寬度比所述其余有源區的寬度寬
0.1微米?0.4微米。
[0012]在一個示例中，所述柵極區為柵極多晶硅。
[0013]根據本發明，在不需要增加新的工藝步驟進而不會增加制造成本的情況下，能夠完全消除器件的雙峰效應，不受到有源區的邊緣形貌的限制，器件的可靠性也會有相應的提升。
【附圖說明】
[0014]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。
[0015]附圖中:
[0016]圖1為廣生雙峰效應的器件邊緣效應的TJK意圖；
[0017]圖2A-圖2F為現有技術中通過調節有源區的制程來降低位于器件邊緣的柵極氧化層的厚度與位于器件中心的主器件區域的柵極氧化層的厚度之間的差異而依次實施的步驟所分別獲得的器件的示意性剖面圖；
[0018]圖3為現有技術中提高器件的場氧與有源區的臺階高度的示意圖；
[0019]圖4為根據本發明將器件有源區的位于柵極多晶硅下方的區域沿著柵極多晶硅的長度方向和寬度方向拉寬后的器件結構的示意圖；
[0020]圖5為根據本發明將器件有源區的位于柵極多晶硅下方的區域沿著柵極多晶硅的長度方向和寬度方向拉寬前后的器件的雙峰效應對比圖。
【具體實施方式】
[0021]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。
[0022]為了徹底理解本發明，將在下列的描述中提出詳細的步驟，以便闡釋本發明提出的改善器件雙峰效應的方法和半導體器件。顯然，本發明的施行并不限定于半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0023]應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0024]為了抑制器件雙峰效應的發生，現有的方法是通過各種技術手段使位于器件邊緣的柵極氧化層的厚度與位于器件中心的主器件區域的柵極氧化層的厚度保持一致或者使二者的差異減小。
[0025]這些技術大致分為兩種，一種是調節器件有源區的制程，使有源區的拐角部分更為圓滑，進而使柵極氧化層的生長更為均勻，從而降低位于器件邊緣的柵極氧化層的厚度與位于器件中心的主器件區域的柵極氧化層的厚度之間的差異。舉例說來，首先，如圖2A所示，提供半導體襯底200，其構成材料可以采用未摻雜的單晶硅、摻雜有雜質的單晶硅、絕緣體上硅(SOI)等，在半導體襯底200上依次形成薄層氧化物層201和氮化硅層202，薄層氧化物層201作為緩沖層可以釋放氮化硅層202和半導體襯底200之間的應力；接著，如圖2B所示，對氮化硅層202進行退火之后，利用氮化硅層202作為掩膜進行有源區蝕刻，以在半導體襯底200中蝕刻出用于填充隔離材料(作為場氧)的溝槽203 ;接著，如圖2C所示，回蝕刻氮化硅層202，并在溝槽203的側壁和底部形成襯里氧化層204 ;接著，如圖2D所示，沉積隔離材料層205，以填充溝槽203 ;接著，如圖2E所示，研磨隔離材料層