鰭式場效應管的形成方法
【技術領域】
[0001]本發明涉及半導體制作領域技術，特別涉及一種鰭式場效應管的形成方法。
【背景技術】
[0002]隨著半導體工藝技術的不斷發展，半導體工藝節點遵循摩爾定律的發展趨勢不斷減小。為了適應工藝節點的減小，不得不不斷縮短MOSFET場效應管的溝道長度。溝道長度的縮短具有增加芯片的管芯密度，增加MOSFET場效應管的開關速度等好處。
[0003]然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，這樣一來柵極對溝道的控制能力變差，柵極電壓夾斷(Pinch off)溝道的難度也越來越大，使得亞閾值漏電(subthreshold leakage)現象，即所謂的短溝道效應(SCE:short_channeleffects)更容易發生。
[0004]因此，為了更好的適應器件尺寸按比例縮小的要求，半導體工藝逐漸開始從平面MOSFET晶體管向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應管(FinFET)。FinFET中，柵極至少可以從兩側對超薄體(鰭部)進行控制，具有比平面MOSFET器件強得多的柵對溝道的控制能力，能夠很好的抑制短溝道效應；且FinFET相對于其他器件，具有更好的現有的集成電路制作技術的兼容性。
[0005]然而，現有技術形成的鰭式場效應管的電學性能有待提高。
【發明內容】
[0006]本發明解決的問題是提供一種鰭式場效應管的形成方法，減少形成柵介質層的工藝對鰭部材料的消耗，從而提高鰭式場效應管的電學性能。
[0007]為解決上述問題，本發明提供一種鰭式場效應管的形成方法，包括:提供襯底，所述襯底表面形成有若干分立的鰭部；采用沉積工藝在所述鰭部側壁和頂部表面沉積過渡層，所述過渡層的材料中具有與鰭部材料原子相同的原子；對所述過渡層進行氧化處理，將所述過渡層材料轉化為柵介質層材料，在鰭部側壁和頂部表面形成柵介質層。
[0008]可選的，所述鰭部的材料為硅。
[0009]可選的，所述過渡層的材料為氮化硅或氮氧化硅。
[0010]可選的，采用原子層沉積工藝形成所述過渡層。
[0011]可選的，所述過渡層的材料為氮化硅時，所述原子層沉積工藝的工藝參數為:反應氣體包括硅源氣體和氮源氣體，其中，硅源氣體為SiH2Cl2、SiH4, SiH3Cl或S2H6，氮源氣體為NH3,娃源氣體流量為5sccm至5000sccm,氮源氣體流量為5sccm至5000sccm,沉積腔室壓強為0.1托至100托，沉積腔室溫度為200度至700度。
[0012]可選的，所述過渡層的厚度小于柵介質層的厚度。
[0013]可選的，所述過渡層的厚度為5埃至40埃，所述柵介質層的厚度為10埃至60埃。
[0014]可選的，在對過渡層進行氧化處理的同時，對部分厚度的鰭部材料進行氧化處理。
[0015]可選的，采用原位水汽生成氧化工藝進行所述氧化處理。
[0016]可選的，所述原位水汽生成氧化工藝的工藝參數為:反應氣體包括H2，反應氣體還包括O2或N2O, H2流量為1sccm至100sccm, O2或N2O流量為20sccm至2000sccm,沉積腔室壓強為I托至50托，沉積腔室溫度為450度至1100度。
[0017]可選的，所述柵介質層的材料為氧化硅。
[0018]可選的，還包括步驟:在所述柵介質層表面形成柵導電層；在所述柵導電層兩側的鰭部內形成摻雜區。
[0019]可選的，所述鰭部的形成步驟包括:提供初始基底；在所述初始基底表面形成圖形化的犧牲層；在所述初始基底表面形成緊挨犧牲層的側墻層；去除所述犧牲層；以所述側墻層為掩膜刻蝕初始基底形成鰭部，刻蝕后的初始基底為襯底。
[0020]可選的，還包括步驟:在相鄰鰭部之間的襯底表面形成隔離層，且隔離層頂部表面低于鰭部頂部表面。
[0021]可選的，采用流體化學氣相沉積工藝形成所述隔離層。
[0022]與現有技術相比，本發明的技術方案具有以下優點:
[0023]本發明實施例采用沉積工藝在鰭部側壁和頂部表面沉積過渡層，所述過渡層的材料中具有與鰭部材料原子相同的原子；對所述過渡層進行氧化處理，將過渡層材料轉化為柵介質層材料，在鰭部側壁和頂部表面形成柵介質層。由于發明實施例通過將過渡層氧化形成柵介質層，并且沉積工藝幾乎不會對鰭部材料造成消耗，因此發明實施例減少了形成柵介質層工藝對鰭部材料的消耗，使得鰭部的尺寸變化小，從而提高形成的鰭式場效應管的電學性能。
[0024]進一步，本發明實施例中過渡層的厚度小于柵介質層的厚度，也就是說，在對過渡層進行氧化處理的同時，對部分厚度的鰭部進行氧化處理，使得與鰭部交界處的柵介質層是經由氧化鰭部材料獲得的，因此形成的柵介質層與鰭部界面性能好，避免界面缺陷(如位錯缺陷、孔洞缺陷)的產生，從而防止鰭式場效應管發生漏電或電擊穿等問題，提高鰭式場效應管的電學性能和可靠性。
[0025]更進一步，本發明實施例采用原子層沉積工藝形成所述過渡層，盡管鰭部頂部表面與側壁表面材料的晶向不同，然而由于原子層沉積工藝對晶向的選擇性低，因此在鰭部頂部表面和側壁表面形成的過渡層厚度一致，使得形成的過渡層的厚度均勻性好；在所述過渡層基礎上形成的柵介質層也具有較厚的厚度均勻性，避免出現鰭部頂部表面的柵介質層厚度小于鰭部側壁表面的柵介質層厚度的問題，從而提高形成的鰭式場效應管的電學性倉泛。
【附圖說明】
[0026]圖1至圖2為一實施例提供的鰭式場效應管形成過程的剖面結構示意圖；
[0027]圖3至圖9為本發明另一實施例提供的鰭式場效應管形成過程的剖面結構示意圖。
【具體實施方式】
[0028]由【背景技術】可知，現有技術形成的鰭式場效應管的電學性能有待提高。
[0029]針對鰭式場效應管的形成方法進行研究，請參考圖1，提供襯底100，所述襯底100表面形成有若干分立的鰭部102，且相鄰鰭部102之間的襯底100表面形成有隔離層101 ；請參考圖2，對所述鰭部102進行氧化處理在鰭部102側壁和頂部表面形成柵介質層103。
[0030]所述氧化處理的工藝為爐內自由基氧化工藝(furnace)或原位水汽生成氧化工藝(ISSG, in一situ steam generat1n),使得形成的柵介質層103與鰭部102之間緊密接觸，防止柵介質層103與鰭部102之間產生界面缺陷，從而避免界面缺陷產生的漏電問題。
[0031]當鰭部102的材料為硅時，柵介質層103的材料為氧化硅。柵介質層103是由氧化鰭部102材料而獲得的，一般的，當需要獲得I單位的S12時，需要氧化0.45單位的Si，因此當對鰭部102材料進行氧化處理獲得柵介質層103后，鰭部102材料被嚴重消耗，導致鰭部102尺寸明顯縮小。隨著半導體器件尺寸的不斷縮小，鰭部102尺寸減小導致的問題越來越嚴重，嚴重影響鰭式場效應管的電學性能，甚至造成鰭式場效應管性能失效。
[0032]并且，鰭部102是對襯底進行刻蝕后形成的，鰭部102側壁表面的鰭部102側壁表面的晶向為[111]，鰭部102頂部表面的晶向為[100];采用爐內自由基氧化工藝或原位水汽生成氧化工藝對鰭部102進行氧化處理時，晶向不同時氧化速率也會不同，氧化處理對晶向為[111]材料的氧化速率大于對晶向[100]材料的氧化速率，因此，當對鰭部102進行氧化處理后形成的柵介質層103還存在厚度不均的問題，具體的，鰭部102頂部表面的柵介質層103厚度小于鰭部102側壁表面的柵介質層103厚度，所述柵介質層103厚度不均也會影響鰭式場效應管的電學性能。
[0033]為此，本發明提供一種鰭式場效應管的形成方法，采用沉積工藝在鰭部側壁和頂部表面沉積過渡層，所述過渡層的材料中具有與鰭部材料原子相同的原子；對所述過渡層進行氧化處理形成柵介質層時，過渡層為形成柵介質層提供基礎，減小了對鰭部材料的消耗，保持鰭部尺寸的完整性，提高鰭式場效應管的電學性能。
[0034]為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。
[0035]圖3至圖9為本發明實施例提供的鰭式場效應管形成過程的剖面結構示意圖。
[0036]請參考圖3，提供初始基底200。
[0037]所述初始基底200為后續形成鰭式場效應管提供工作平臺。所述初始基底200的材料為硅、鍺、鍺化硅、砷化鎵、碳化硅或絕緣體上的硅。
[0038]本實施例中，所述初始基底200的材料為硅。
[0039]請繼續參考圖3，在所述初始基底200表面形成若干