半導體結構與在鰭狀裝置之鰭狀結構之間形成隔離的方法
【專利說明】半導體結構與在鰭狀裝置之鰭狀結構之間形成隔離的方法
[0001 ] 本申請是申請號為201010288319.0，申請日為2010年09月19日，發明名稱為“半導體結構與在鰭狀裝置之鰭狀結構之間形成隔離的方法”的中國專利申請的分案申請。
技術領域
[0002]本發明大致關于半導體結構與用于制造半導體結構的方法，且尤系關于用于制造具有淺溝槽隔離(shallow trench isolat1n，STI)之塊體鰭狀場效應晶體管(FinFET)裝置的方法
【背景技術】
[0003]相較于傳統的平面金屬氧化半導體場效應晶體管(M0SFET)(其利用習知的光刻制造方法制造)，非平面FET(場效應晶體管)包含有各種垂直晶體管結構，并且典型包含二個或多個平行形成的柵極結構。一種此種半導體結構為「FinFET」，其名稱取自用以形成個別的柵極溝道的多個薄硅「鰭片」，且典型寬度為數十納米等級。
[0004]尤其，參照例示的先前技術中如圖1所示具有FinFET組構的非平面M0S晶體管，FinFET裝置10通常包含兩個或多個平行的硅鰭狀結構(或簡稱為「鰭片」)12。然而，應了解至IjFinFET裝置可包含只有一個硅鰭狀結構。
[0005]鰭片是在共同的源極電極與共同的漏極電極之間延伸(圖1中未圖示)。導電柵極結構16「包覆(wrap around) J在兩個鰭片的三側面上，并且以標準的柵極絕緣體18之層與鰭片分隔。鰭片可適當地摻雜以產生想要的、如技術領域中已知的FET極性，使得柵極溝道是形成在相鄰于柵極絕緣體18之鰭片的附近表面。
[0006]鰭狀結構(以及FinFET裝置)可形成在半導體襯底上。半導體襯底可為塊體硅晶片(鰭狀結構系從該塊體硅晶片形成)，或可包括設置在支撐襯底上的絕緣體上覆硅(SOI)。SOI晶片包括硅氧化層，以及覆于該硅氧化層上之含硅材料層。鰭狀結構系從含硅材料層形成。鰭狀結構典型為利用習知光刻或非等向性蝕刻(例如反應性離子蝕刻(RIE)等等)而形成。
[0007]鰭狀結構之電性隔離是必須的，以求避免各種裝置之間的機電干擾(electromechanical interference； EMI)及/或寄生泄漏路徑(parasitic leakagepath)。在塊體硅晶片上隔離鰭狀結構特別麻煩，因為在鰭狀結構之間之塊體硅晶片的硅會形成導通路徑。淺溝槽隔離(STI)是一種用以電性隔離晶體管或電性裝置的技術。典型的STI在半導體裝置制造期間系在晶體管形成之前先產生。習知的STI工藝包含經由非等向性蝕刻(例如反應性離子蝕刻)而在半導體襯底內產生隔離溝槽，以及利用化學氣相沉積(chemical vapor deposit1n;CVD)工藝沉積一個或多個介電填充材料(例如娃氧化物)用以填充隔離溝槽。然后，所沉積的介電材料可藉由化學機械研磨(Chemical-Mechan i calPolishing; CMP)工藝平坦化，該化學機械研磨工藝移除多余的介電質并產生平面的STI結構，在FinFET裝置中，此經過平面化的氧化物接著需要被回蝕(etch back)，以在鰭狀結構之間形成5nm至20nm均勻厚的氧化物隔離，以及曝露鰭狀垂直側璧用于進一步的處理。此習知技術難以控制，通常會造成介電層的厚度改變。此外，必須沉積比所需還多之用以提供隔離的介電層填充材料，以求允許回蝕(平面化)。
[0008]此外，在各個鰭狀結構之間的曝露半導體襯底上的隔離區域(下文稱「隔離溝槽」)具有高的深寬比(aspect rat1)。深寬比是開口的深度與其寬度的比率。高深寬比隔離溝槽之填充是困難的。即使先進的氧化物化學氣相沉積(CVD)工藝，例如先進的高密度等離子體(HDP)或臭氧為基礎的TE0S(四乙基硅氧烷)工藝，也不能可靠地填充這些高深寬比的隔離溝槽。這對于控制及產生FinFET裝置里的電性隔離會造成問題。
[0009]此外，塊體硅晶片缺乏能夠終止鰭片之蝕刻的蝕刻停止層。沒有此蝕刻停止層，蝕刻深度的變化率會造成鰭片高度的變化率。因為FinFET裝置之電流傳導量與鰭片之高度成比例，所以將鰭片高度變化率最小化很重要。
[0010]因此，希望提供用于在FinFET裝置之鰭狀結構之間形成隔離的方法。此外，希望提供可控制在鰭狀結構之間之高深寬比隔離溝槽的填充的方法，具有較少工藝步驟、較少介電填充材料以及使塊體FinFET較少鰭片高度變化率。再者，透過本發明之后續的實施方式及所附權利要求書，并配合隨附圖式與此先前技術，本發明之其它期望的特征與特性將變得顯而易見。
【發明內容】
[0011]本發明提供在半導體襯底中形成FinFET裝置的方法。根據一個例示實施例，一種用于形成FinFET裝置之方法包括從該半導體襯底形成一個或多個鰭狀結構。鰭狀結構包含垂直側璧。形成該一個或多個鰭狀結構之步驟界定在該一個或多個鰭狀結構之間的曝露半導體襯底上的隔離溝槽。氧化層系使用高密度等離子體化學氣相沉積(HDPCVD)工藝而沉積在隔離溝槽之底部與該一個或多個鰭狀結構之垂直側壁上。在該隔離溝槽之底部的氧化層厚度比在該垂直側壁上的氧化層厚度厚。然后，該氧化層從該垂直側璧移除，并從該隔離溝槽移除該氧化層的一部分，以在該隔離溝槽中形成均勻厚的隔離氧化層。
[0012]根據另一例示實施例，一種用于在從塊體硅晶片所形成之鰭狀結構之間形成隔離的方法包括提供具有一個或多個鰭狀結構之塊體硅晶片，在該一個或多個鰭狀結構之間具有隔離溝槽，并且各個鰭狀結構具有垂直側璧。氧化層系使用高密度等離子體化學氣相沉積(HDPCVD)工藝而沉積在塊體硅晶片之各個隔離溝槽之底部與該一個或多個鰭狀結構之垂直側壁上。等向性地從垂直側壁蝕刻該氧化層以及從該隔離溝槽蝕刻該氧化層的至少一部分，以在隔離溝槽之底部形成均勻厚度的隔離氧化層并減低鰭片高度的變化率，其中該隔離氧化層形成鰭狀結構之間的隔離。
[0013]本發明也提供包含在一個或多個鰭狀結構之間具有淺溝槽隔離的塊體FinFET裝置之半導體結構。該塊體FinFET裝置包括具有一個或多個鰭狀結構之塊體硅晶片，該一個或多個鰭狀結構之各者包含垂直側璧。溝槽系位在該一個或多個鰭狀結構之各者的塊體硅晶片上。在溝槽底部之實質均勻厚的高密度等離子體(HDP)氧化層形成淺溝槽隔離并界定實質均勻高度的鰭狀結構。
【附圖說明】
[0014]以下將配合圖式敘述本發明，其中相同的元件符號表示相似的元件，以及
[0015]圖1系先前技術中所用之例示FinFET結構的等角示意圖；
[0016]圖2系以剖面圖說明先前已在鰭狀結構之間形成有隔離溝槽之塊狀硅晶片；
[0017]圖3系以剖面圖說明具有事先形成之深隔離溝槽的第2圖的塊狀硅晶片；以及
[0018]圖4至圖5系以剖面圖說明根據本發明之實施例之在塊狀FinFET裝置之鰭狀結構之間形成隔離的方法。
【具體實施方式】
[0019]本發明之下列實施方式系本質上僅為例示，且并非意欲限制本發明或本發明之應用或使用。再者，也非意欲受到本發明上述之先前技術或下述之實施方式所限制。
[0020]根據本發明之例示實施例的方法系提供用于在塊體硅晶片20上的一個或多個先前形成之鰭狀結構12之間形成隔離。形成該一個或多個鰭狀結構之步驟界定在該一個或多個先前形成之鰭狀結構之間的曝露塊體硅晶片20上的隔離溝槽22。鰭狀結構12包含垂直側璧。
[0021 ]鰭狀結構的形成通常使用習知的光刻(photolithographic)或非等向性蝕刻(anisotropic etching)工藝(例如，離子蝕刻(reactive 1n etching,RIE)等)，然而，須知道本發明不限于任何形成鰭狀場效應晶體管的鰭狀結構的方式。舉例來說，如本技術中已知，形成一個或多個鰭狀結構的步驟可包含生成芯軸(mandrels)(未示)及鄰接該芯軸的側壁的側壁間隔件28、移除該芯軸，以及使用側壁間隔件28作為蝕刻掩模以蝕刻塊體硅晶片20而從該蝕刻塊體硅晶片20形成一個或多個鰭狀結構12。本文中根據例示性實施例所述的方法可應用于任何種類的鰭狀場效應晶體管工藝。
[0022]本文所使用的“塊體硅晶片”包括單晶硅之單塊體。圖2從剖面繪示了從其上形成數個鰭狀結構12之后的塊體硅晶片20。圖3與圖2類似，不過塊體硅晶片20包含事先形成與填入的深隔離溝槽24。如圖2和3所示，鰭片高度在隔離之前在整個塊體硅晶片不同。鰭狀結構12的頂部可包含墊氧化硅層26的一部份以及側壁間隔件28，側壁間隔件28在經過先前使用于形成鰭狀結構后余留下來，并將在隔離形成期間用以保護鰭狀結構，且在雙柵極鰭狀場效應晶體管的態樣中亦當作柵極之間的隔離。在三柵極鰭狀場效應晶體管裝置的情形中，該鰭狀結構的頂部的該墊氧化硅層和側壁間隔件部份將在接下來敘述的后續工藝中加以移除。從塊體硅晶片形成的鰭狀場效應晶體管裝置在本文稱為“塊體鰭狀場效應晶體管
目.ο
[0023]根據本發明的一個例示性實施例，如圖4所示，在塊體硅晶片20上形成圖2或3所示的一個或多個鰭狀結構12之間的隔離的方法包括以下步驟:用高密度等離子體化學氣相沉積法(HDP-CVD或HDP)沉積氧化物以于塊體硅晶片的隔離溝槽22底部中、及鰭狀結構12、墊氧化硅層26與側壁間隔件28的垂直側壁12上形成氧化層30 ADP-CVD工藝包括在沉積材料于襯底(在本例中為塊體硅晶片20)上，其通常在電容耦合之高密度等離子體環境中以低于50m Torr之壓力在硅烷、氧氣以及惰性氣體(氬及/或氦)的混合物中進行沉積。亦可供應氫或其他種類氣體。等離子體能量通常施加于上方之圓頂(dome above)中的線圈以及晶片夾盤本身。等離子體能量是比例化成使得沉積對蝕刻的比例達到2:1至6:1的狀態。對于本特定申請的HDPCVD而言，沉積速率低于每分鐘100nm以達成精確控制厚度及均勻度。
[0024]HDP沉積工藝特別地在水平曝露表面上比起垂直表面上沉積更多氧化物。HDP沉積工藝也使冠狀(cap)氧化層32形成于側壁間隔件的頂部。因此，比起垂直側壁上，更多氧化物沉積于隔離溝槽的底部中。隔離溝槽的底部中的氧化層的厚度大于垂直側壁上的氧化層的厚度，典型上系約為4:1或更高之比例。經氧化沉積后的結構的形貌/樣貌系如圖4所示。
[0025]舉例來說，氧化層可由二氧化硅(Si02)形成。在一些實施例中，氧化層可由像是低介電常數(low-k)的介電材料形成，例如，SiCOH、SiC、SICN、SiN、其他介電材料或其結合。
[0026]相較于其他沉積工藝，HDP沉積工藝系提供