薄膜晶體管及其制造方法、陣列基板、顯示裝置的制造方法
【技術領域】
[0001]本發明涉及顯示技術領域，尤其涉及一種薄膜晶體管及其制造方法、陣列基板、顯示裝置。
【背景技術】
[0002]薄膜晶體管(Thin Film Transistor，簡稱TFT)是顯示裝置的關鍵器件，顯示裝置中每一個像素點都是由集成于該像素點中的薄膜晶體管來驅動的。
[0003]薄膜晶體管一般包括柵極、半導體層、源極和漏極，根據半導體層材料的不同，薄膜晶體管可分為非晶娃(a-S1:H)、低溫多晶石圭(Low Temperature Poly-Silicon，簡稱LTPS)、高溫多晶娃(High Temperature Poly-Silicon，簡稱HTPS)、氧化物半導體等多種類型，其中，低溫多晶硅薄膜晶體管以其載流子迀移率高的優點，得到廣泛應用。
[0004]雖然低溫多晶硅薄膜晶體管的載流子迀移率較高，但是其在關態時的漏電流較大，這造成顯示裝置維持一幀畫面顯示的時間較短，導致顯示裝置必須采用高頻驅動(即畫面的刷新頻率高)，而高頻驅動無疑會增加顯示裝置的功耗。
【發明內容】
[0005]為克服上述現有技術中的缺陷，本發明提供一種薄膜晶體管及其制造方法、陣列基板、顯示裝置，以減小低溫多晶硅薄膜晶體管的漏電流，從而降低顯示裝置的功耗。
[0006]為達到上述目的，本發明采用如下技術方案:
[0007]本發明的第一方面提供了一種薄膜晶體管，包括半導體層，所述半導體層包括第一半導體層和第二半導體層，所述第一半導體層與所述第二半導體層層疊設置，所述第一半導體層的材料為低溫多晶硅，所述第二半導體層的載流子迀移率小于所述第一半導體層的載流子迀移率。
[0008]上述薄膜晶體管的半導體層包括相層疊的第一半導體層和第二半導體層，其中第一半導體層由低溫多晶硅形成，第二半導體層的載流子迀移率小于第一半導體層。當薄膜晶體管處于開態時，由于第一半導體層的載流子迀移率高于第二半導體層，第一半導體層會對電子產生吸引作用，因此電子從第一半導體層中通過，從而獲得載流子迀移率高、濃度高的開態電流；當薄膜晶體管處于關態時，由于此時第一半導體層內幾乎沒有電子，成為耗盡層，會對電子產生排斥作用，因此電子會從第二半導體層中通過，從而獲得載流子迀移率低、濃度低的漏電流，這就解決了低溫多晶硅薄膜晶體管漏電流大的問題，使得低溫多晶硅薄膜晶體管能夠適用于低頻驅動，降低了低溫多晶硅薄膜晶體管的功耗。
[0009]本發明的第二方面提供了一種薄膜晶體管的制造方法，所述制造方法包括形成半導體層的步驟，所述半導體層包括第一半導體層和第二半導體層，所述第一半導體層與所述第二半導體層層疊設置，所述第一半導體層的材料為低溫多晶硅，所述第二半導體層的載流子迀移率小于所述第一半導體層的載流子迀移率。
[0010]上述薄膜晶體管的制造方法所能夠產生的有益效果與本發明所提供的薄膜晶體管所能夠產生的有益效果相同，在此不再贅述。
[0011]本發明的第三方面提供了一種陣列基板，包括:襯底基板，及設置于所述襯底基板上的多個薄膜晶體管，所述薄膜晶體管為本發明所提供的薄膜晶體管。
[0012]上述陣列基板所能夠產生的有益效果與本發明所提供的薄膜晶體管所能夠產生的有益效果相同，在此不再贅述。
[0013]本發明的第四方面提供了一種顯示裝置，包括陣列基板，所述陣列基板為本發明所提供的陣列基板。
[0014]上述顯示裝置所能夠產生的有益效果與本發明所提供的薄膜晶體管所能夠產生的有益效果相同，在此不再贅述。
【附圖說明】
[0015]為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其它的附圖。
[0016]圖1為本發明實施例一所提供的陣列基板的結構圖；
[0017]圖2為本發明實施例二所提供的陣列基板的結構圖；
[0018]圖3為本發明實施例三所提供的陣列基板的結構圖；
[0019]圖4為本發明實施例四所提供的陣列基板的結構圖。
[0020]附圖標記說明:
[0021]1-襯底基板；2_緩沖層；
[0022]3-半導體層；31-第一半導體層；
[0023]al-第一溝道區；a2_第二溝道區；
[0024]bl-第一重摻雜區；b2_第二重摻雜區；
[0025]b3_第三重摻雜區；Cl-第一輕摻雜區；
[0026]c2_第二輕摻雜區；c3_第三輕摻雜區；
[0027]c4_第四輕摻雜區；32-第二半導體層；
[0028]dl-第三溝道區；d2-第四溝道區；
[0029]4-柵極絕緣層；5-柵極；
[0030]51-第一柵極；52-第二柵極；
[0031]6-鈍化層；7-源極；
[0032]8_漏極；9_平坦化層；
[0033]10-公共電極；11-絕緣層；
[0034]12-像素電極。
【具體實施方式】
[0035]為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述。顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有作出創造性勞動的前提下所獲得的所有其它實施例，均屬于本發明保護的范圍。
[0036]實施例一
[0037]參見圖1，本實施例提供了一種薄膜晶體管，該薄膜晶體管包括半導體層3，該半導體層3包括第一半導體層31和第二半導體層32，第一半導體層31與第二半導體層32層疊設置，第一半導體層31的材料為低溫多晶硅，第二半導體層32的載流子迀移率小于第一半導體層31的載流子迀移率。
[0038]現有技術中的低溫多晶硅薄膜晶體管的半導體層僅由低溫多晶硅形成，這就造成無論薄膜晶體管處于開態還是關態，電子均會從低溫多晶硅中通過，由于低溫多晶硅的載流子迀移率較高，因此導致在關態時電流的載流子迀移率高、濃度高，即漏電流較大。相比于現有技術，本實施例所提供的薄膜晶體管的半導體層3包括相層疊的第一半導體層31和第二半導體層32，其中第一半導體層31由低溫多晶硅形成，第二半導體層32的載流子迀移率小于第一半導體層31。當薄膜晶體管處于開態時，由于第一半導體層31的載流子迀移率高于第二半導體層32，第一半導體層31會對電子產生吸引作用，因此電子從第一半導體層31中通過，第一半導體層31的載流子迀移率較高，從而能夠獲得載流子迀移率高、濃度高的開態電流；當薄膜晶體管處于關態時，由于此時第一半導體層31內幾乎沒有電子，成為耗盡層，會對電子產生排斥作用，因此電子會從第二半導體層32中通過，第二半導體層32的載流子迀移率較低，從而獲得載流子迀移率低、濃度低的漏電流，即減小了漏電流，這就使得低溫多晶硅薄膜晶體管能夠適用于低頻驅動，進而降低了低溫多晶硅薄膜晶體管的功耗。
[0039]第二半導體層32的材料優選的可包括金屬氧化物半導體、金屬氮化物半導體、金屬氮氧化物半導體和非晶硅等中的至少一種，這些材料的載流子迀移率小于低溫多晶硅的載流子迀移率，從而保證了在薄膜晶體管開態時電子從載流子迀移率高的第一半導體層31中通過，在薄膜晶體管關態時電子從載流子迀移率低的第二半導體層32中通過。可選的，第二半導體層32的材料包括銦鎵鋅氧化物、銦錫鋅氧化物、銦鋅氧化物、銦錫氧化物、氧化鋅、氧化錫、鎵鋅氧化物、鋅的氮氧化物、錫的氮氧化物等中的至少一種。
[0040]值得一提的是，由于金屬氧化物半導體本身的材料特性，其漏電流相比其它材料更低，因此第二半導體層32的材料更優選的為金屬氧化物半導體，從而使薄膜晶體管在關態時的漏電流進一步減小。
[0041]第二半導體層32的厚度優選的應在合理的范圍之內，這是由于若第二半導體層32的厚度太薄，則第二半導體層32內的電子數量過少，不能對電子產生吸引作用，那么在膜晶體管處于關態時，第二半導體層32相對于電子數量同樣很少的第一半導體層31，電子可能會選擇從載流子迀移率較高的第一半導體層31中通過，導致無法獲得載流子迀移率低、濃度低的漏電流；若第二半導體層32的厚度太厚，則第二半導體層32內的電子數量過多，會導致電子通過第二半導體層32時的載流子迀移率增大，濃度增大，同樣無法獲得載流子迀移率低、濃度低的漏電流。優選的，第二半導體層32的厚度范圍為5nm?200nm。
[0042]第二半導體層32的結構可為單層薄膜結構或多層薄膜的層疊結構，并且當第二半導體層32的結構為多層薄膜的層疊結構時，第二半導體層32所包括的各層薄膜的材料可相同，也可不同，需要說明的是，此處所說的“不同”是指第二半導體層32所包括的各層薄膜中至少有兩層薄膜的材料不同。
[0043]第二半導體層32優選的可設置于第一半導體層31的上方，即先形成第一半導體層31，再形成第二半導體層32，使得第一半導體層31能夠形成在一個平坦的表面，不會產生段差，保證了第一半導體層31具有良好的電性能。當然，第二半導體層32也可設置于第一半導體層31的下方，本實施例對此并不限定。
[0044]再次參見圖1，本實施例所提供的薄膜晶體管中，第一半導體層31可包括:溝道區
a、第一重摻雜區bl和第二重摻雜區b2，第一重摻雜區bl和第二重摻雜區b2分別位于溝道區a的兩側；第二半導體層32在第一半導體層31的溝道區a上的正投影位于該溝道區a內。本實施例所提供的薄膜晶體管還包括:柵極5、源極7和漏極8，其中，柵極5與第一半導體層31的溝道區a對應設置，可設置于溝道區a的上方或下方；源極7與第一重摻雜區bl電接觸，以使源極7與第一重摻雜區bl之間形成良好的歐姆接觸，漏極8與第二重摻雜區b2電接觸，以使漏極8與第二重摻雜區b2之間