高電壓金屬氧化物半導體晶體管設備的制造方法
【技術領域】
[0001]本發明涉及功率半導體晶體管設備技術領域，尤其涉及一種提高了截止頻率(Ft)的高電壓金屬氧化物半導體(high-voltage metal-oxi de-semi conductor, HVMOS)晶體管設備。
【背景技術】
[0002]集成在硅基底上的高效功率半導體晶體管在諸如便攜式設備(如移動電話)等中廣泛使用，其中該高效功率半導體晶體管可以是用于射頻功率應用的漏極延伸(drain-extens1n)型 M0S。
[0003]—般地，HVM0S設備具有有限的截止頻率。但是，有一些應用需要高的截止頻率，例如通信中的應用，特別是無線設備中的應用。為了最大化截止頻率Ft，需要最小化有效的柵溝道長度(Lgi(3ff)。
[0004]眾所周知，M0S晶體管的閾值電壓(Vt)隨著Lg，eff的減小而下降。當V ,下降過多時，關態(off-state)泄漏電流(Irff)變得過大，并且溝道長度不可接受。隨著溝道長度的下降，Vt衰減(roll-off)現象變得更加明顯。
[0005]現有HVM0S設備使用井或多晶來做光對準(photo alignment)，以控制設備的溝道長度。但是，這需要忍受差的工藝控制和更糟的1衰減，從而限制最小的Lg，rff大約為
0.6 μ m (微米)，從而不能獲得更高的截止頻率。
【發明內容】
[0006]有鑒于此，本發明實施例提供了一種高電壓金屬氧化物半導體晶體管設備，具有提高了的截止頻率(Ft)。
[0007]本發明實施例提供了一種高電壓金屬氧化物半導體晶體管設備，包括:
[0008]半導體基底；
[0009]柵極，覆蓋在所述半導體基底的上面；
[0010]側壁間隔物，位于所述柵極的相對的第一側壁和第二側壁上；
[0011]漏極結構，位于所述半導體基底中；
[0012]第一離子井，位于所述半導體基底中，并且與所述柵極部分重疊；
[0013]源極結構，位于所述半導體基底中，并且遠離所述漏極結構；以及
[0014]溝道區域；
[0015]其中，所述源極結構包括:第二離子井，位于所述第一離子井中并延伸至所述柵極下方以與所述柵極部分重疊；所述第一離子井和所述第二離子井具有相同的導電類型和不同的摻雜濃度；
[0016]其中，所述溝道區域由所述第一離子井和所述柵極之間的重疊區域和所述第二離子井和所述柵極之間的重疊區域組成。
[0017]其中，所述半導體基底、第一離子井、第二離子井均具有第一導電類型。
[0018]其中，所述源極結構還包括:
[0019]源極接觸區域，位于所述第二離子井中，且具有第二導電類型；以及
[0020]輕摻雜漏極區域，位于所述第二離子井中，同時位于所述第一側壁上的側壁間隔物下方。
[0021 ] 其中，所述漏極結構包括:
[0022]漂移區域，延伸至所述柵極下方以與所述柵極部分重疊；以及
[0023]漏極接觸區域，位于所述漂移區域中；
[0024]其中所述漂移區域和漏極接觸區域均具有第二導電類型。
[0025]其中，所述第一離子井與所述漂移區域相鄰。
[0026]其中，所述漏極接觸區域設置為與所述第二側壁上的側壁間隔物的邊緣相鄰。
[0027]其中，所述第二側壁上的側壁間隔物下方的漂移區域中沒有提供輕摻雜漏極。
[0028]其中，所述第二離子井的摻雜濃度大于所述第一離子井的摻雜濃度。
[0029]其中，所述第一離子井的摻雜濃度的范圍在1 X 1015atoms/com3至1X10 16atoms/com3之間；
[0030]和/或，所述第二離子井的摻雜濃度的范圍在IX 1015atoms/com3至5X 10 16atoms/com3之間ο
[0031]其中，進一步包括:井提取區域，位于所述第二離了井中。
[0032]其中，所述柵極包括:導電層，所述導電層包括:摻雜多晶硅、金屬或者金屬硅化物。
[0033]其中，進一步包括:金屬硅化物阻擋層，其中所述漏極接觸區域與所述金屬硅化物阻擋層的邊緣相鄰。
[0034]其中，所述金屬硅化物阻擋層覆蓋所述第二側壁上的側壁間隔物，并且延伸至所述柵極的頂面。
[0035]本發明提供了一種高電壓金屬氧化物半導體晶體管設備，包括:
[0036]半導體基底，具有第一導電類型；
[0037]柵極，覆蓋在所述半導體基底上面；
[0038]柵電介質層，位于所述柵極和半導體基底之間；
[0039]所述柵極的每個側壁上的側壁間隔物；
[0040]漏極結構，位于所述半導體基底中且處于所述柵極的一側，其中所述漏極結構包括:漂移區域和漏極接觸區域，所述漂移區域具有第二導電類型并且延伸至所述柵極下方，以與所述柵極部分重疊，所述漏極接觸區域具有所述第二導電類型且位于所述漂移區域中；
[0041]第一離子井，具有所述第一導電類型且位于所述半導體基底中，且與所述漂移區域相鄰，其中所述第一離子井具有第一摻雜濃度；
[0042]源極結構，位于所述半導體基底中且處于所述柵極中相對所述漏極結構的另一偵牝其中所述源極結構包括:第二離子井、源極接觸區域和輕摻雜漏極區域，其中所述第二離子井具有所述第一導電類型且位于所述第一離子井中，所述源極觸區域具有所述第二導電類型且位于所述第二離子井中，所述輕摻雜漏極區域位于所述第二離子井中且位于所述側壁間隔物的下方，其中所述第二離子井延伸至所述柵極下方，以與所述柵極部分重疊，并且所述第二離子井具有第二摻雜濃度，其中所述第二摻雜濃度高于所述第一摻雜濃度；以及
[0043]溝道區域，由所述第二離子井和所述柵極之間的重疊區域和所述第一離子井和所述柵極之間的重疊區域組成。
[0044]本發明提供了一種高電壓金屬氧化物半導體晶體管設備，包括:
[0045]半導體基底，具有第一導電類型；
[0046]柵極，覆蓋在所述半導體基底的上面；
[0047]柵電介質層，位于所述柵極和所述半導體基底之間。
[0048]所述柵極的每個側壁上的側壁間隔物；
[0049]漏極結構，位于所述半導體基底中且處于所述柵極的一側；
[0050]第一離子井，位于所述半導體基底中且具有所述第一導電類型；
[0051]源極結構，位于所述半導體基底中并且空間上遠離所述漏極結構；以及
[0052]溝道區域，位于所述漏極結構和所述源極結構之間，其中所述溝道區域由兩個柵重疊區域構成，所述兩個柵重疊區域均具有所述第一導電類型且具有不同的摻雜濃度。
[0053]本發明實施例的有益效果是:
[0054]本發明實施例，溝道區域由第一離子井和柵極之間的重疊區域和第二離子井和柵極之間的重疊區域組成，其中第一離子井和柵極之間的重疊區域為有效的柵溝道長度，而該有效的柵溝道長度相比現有結構可以做得非常小，從而可以提高HVM0S半導體晶體管設備的截止頻率。
【附圖說明】
[0055]圖1是根據本發明一實施例的HVM0S晶體管設備的截面示意圖；
[0056]圖2是根據本發明另一實施例的HVM0S晶體管設備的截面示意圖；
[0057]圖3是根據本發明又一實施例的HVM0S晶體管設備的截面示意圖。
【具體實施方式】
[0058]本發明的一個或多個實現方式將通過參考附圖的方式描述。其中，相同的附圖標記用于指示相同的元件。其中，圖示結構不必按比例繪制。
[0059]此中使用的術語僅是出于描述特定實施例的目的，并不意味著限制本發明。此中使用