一種隧穿場效應晶體管的制備方法
【技術領域】
[0001]本發明屬于CMOS超大規模集成電路(ULSI)中場效應晶體管邏輯器件領域，具體涉及一種實現超陡源結的隧穿場效應晶體管的制備方法。
【背景技術】
[0002]自集成電路誕生以來，微電子集成技術一直按照“摩爾定律”不斷發展，半導體器件尺寸不斷縮小。隨著半導體器件進入深亞微米范圍，傳統M0SFET器件由于受到自身擴散漂流的導通機制所限，亞閾斜率受到熱電勢kT/q的限制而無法隨著器件尺寸的縮小而同步減小。這就導致M0SFET器件泄漏電流縮小無法達到器件尺寸縮小的要求，整個芯片的能耗不斷上升，芯片功耗密度急劇增大，嚴重阻礙了芯片系統集成的發展。為了適應集成電路的發展趨勢，新型超低功耗器件的開發和研究工作就顯得特別重要。隧穿場效應晶體管(TFET，Tunneling Field-Effect Transistor)采用帶帶隧穿(BTBT)新導通機制，是一種非常有發展潛力的適于系統集成應用發展的新型低功耗器件。TFET通過柵電極控制源端與溝道交界面處隧穿結的隧穿寬度，使得源端價帶電子隧穿到溝道導帶(或溝道價帶電子隧穿到源端導帶)形成隧穿電流。這種新型導通機制突破傳統M0SFET亞閾斜率理論極限中熱電勢kT/q的限制，可以實現低于60mV/dec的具有超陡亞閾斜率，降低器件靜態漏泄電流進而降低器件靜態功耗。
[0003]其中，為了獲得較高的隧穿幾率和較陡的亞閾斜率，TFET器件需要實現較陡的隧穿源結。但是，傳統的離子注入方法普遍形成的源漏結處濃度梯度較緩，難以實現較陡的隧穿源結，導致實驗制備TFET器件難以實現較陡的亞閾斜率，器件性能與理論仿真結果差距較大，這非常不利于TFET器件在超低功耗領域的應用。因此，如何在實驗制備中增大隧穿結處雜質濃度梯度，實現較陡直的隧穿源結，是TFET器件實際制備中需要解決的一個非常重要的問題。
【發明內容】
[0004]本發明的目的在于提供一種實現超陡源結的隧穿場效應晶體管制備方法。該制備方法可實現非常陡直的隧穿源結，從而有效改善隧穿場效應晶體管器件性能。
[0005]本發明提供的技術方案如下:
[0006]本發明隧穿場效應晶體管，如圖1所示，包括隧穿源區5，溝道區6，漏區10，半導體襯底區1，柵介質層7，以及位于柵介質層之上的控制柵8，其特征是，所述器件為垂直溝道，且通過化學機械平坦化去除表面雜質濃度較低的部分源區，使得源區5表面處于雜質濃度峰值區域，在源區5和溝道區6間實現非常陡直的雜質分布梯度。對于N型器件來說，隧穿源區為P型重摻雜，其摻雜濃度約為lE20cm 3-lE21cm 3，漏區為N型重摻雜，其摻雜濃度約為lE18cm 3-lE19cm 3，溝道區為P型輕摻雜，其摻雜濃度約為lE13cm 3-lE15cm 3；而對于P型器件來說，隧穿源區為N型重摻雜，其摻雜濃度約為lE20cm 3-lE21cm 3，漏區為P型重摻雜，其摻雜濃度約為lE18cm 3-lE19cm 3，溝道區為N型輕摻雜，其摻雜濃度約為lE13cm3-lE15cm3。
[0007]所述器件中化學機械平坦化去除雜質注入表面濃度較低的部分源區的厚度，與源區摻雜條件有關。去除源區厚度大于離子注入射程，會導致剩余源區表面的雜質濃度偏低；而去除源區厚度小于離子注入射程，同樣會導致剩余源區表面的雜質濃度偏低，達不到實現超陡源結的效果。該厚度的確定隨不同離子注入能量而有所不同，一般情況下取值在lOnm-lOOnm 之間。
[0008]所述的隧穿場效應晶體管可以應用于Si，或Ge，也可以應用于其他I1-VI，II1-V和IV-1V族的二元或三元化合物半導體材料、或絕緣體上的硅(SOI)或絕緣體上的鍺(G0I)ο
[0009]本發明提供了一種實現超陡源結的隧穿場效應晶體管制備方法，包括以下步驟:
[0010]1)襯底準備:輕摻雜或未摻雜的半導體襯底；
[0011 ] 2)在襯底上初始熱氧化并淀積一層氮化物；
[0012]3)光刻后進行淺溝槽隔離(Shallow Trench Isolat1n，STI)，并淀積隔離材料填充深孔后進行化學機械平坦化(Chemical Mechanical Polishing, CMP)；
[0013]4)熱氧化形成注入阻擋層，光刻暴露出隧穿源區，以光刻膠為掩膜，進行離子注入形成隧穿源區，濃度約為lE20cm 3-lE21cm 3；
[0014]5)進行化學機械平坦化CMP，去除注入阻擋層及表面雜質濃度較低的部分源區，使得表面處于雜質濃度峰值區域；
[0015]6)外延生長本征硅Si材料，并刻蝕形成垂直溝道；
[0016]7)生長柵介質材料和柵材料；
[0017]8)淀積掩膜層，該掩膜層厚度即為器件柵長，去除多余柵材料，形成L型雙柵結構；
[0018]9)以掩膜層為掩膜，進行離子注入形成漏區摻雜，摻雜濃度約lE18Cm3-lE19Cm3;
[0019]10)快速高溫退火激活雜質；
[0020]11)最后進入同CMOS —致的后道工序，包括淀積鈍化層、開接觸孔以及金屬化等，即可制得具有超陡源結的隧穿場效應晶體管。
[0021]所述的制備方法，其特征是，步驟1)中所述的輕摻雜，其摻雜濃度約為lE13cm3-lE15cm3。
[0022]所述的制備方法，其特征是，步驟1)中所述的半導體襯底材料選自S1、或Ge，或其他I1-VI，II1-V和IV-1V族的二元或三元化合物半導體、絕緣體上的硅(S0I)或絕緣體上的鍺￠01)。
[0023]所述的制備方法，其特征是，步驟7)中所述的柵介質材料選自Si02、Si3N4或高K柵(介電常數K>3.9)介質材料。
[0024]所述的制備方法，其特征是，步驟7)中所述的淀積柵介質材料的方法選自下列方法之一:化學氣相淀積或物理氣相淀積。
[0025]所述的制備方法，其特征是，步驟7)中所述的柵材料選自摻雜多晶硅、金屬鈷，鎳以及其他金屬或金屬硅化物。
[0026]本發明的技術效果(以Ν型器件為例):
[0027]1、由于該器件的垂直溝道設計，工藝上較易實現雙柵結構，從而增強器件柵控能力，達到增大器件導通電流，獲得更陡直亞閾斜率的效果。
[0028]2、由于源區表面雜質摻雜濃度較高，與溝道區表面摻雜濃度梯度較大，可以實現非常陡直的隧穿源結，從而可以有效提高隧穿效率并實現更陡的亞閾斜率。
[0029]3、由于該器件在源區存在一個過覆蓋區域，在控制柵過覆蓋的源區部分將會發生垂直于柵表面的隧穿，從而增大隧穿面積，增大器件導通電流。
[0030]5、由于器件的控制柵的L型結構，控制柵拐角處電場強度很大，將增大源端隧穿結處的隧