包括帶電荷體側墻的cmos器件及其制造方法
【技術領域】
[0001]本公開涉及半導體領域，更具體地，涉及一種包括帶電荷體側墻的互補金屬氧化物半導體(CMOS)器件及其制造方法。
【背景技術】
[0002]隨著平面型半導體器件的尺寸越來越小，短溝道效應愈加明顯。為此，提出了立體型半導體器件如FinFET(鰭式場效應晶體管)。一般而言，FinFET包括在襯底上豎直形成的鰭以及與鰭相交的柵極。因此，溝道區形成于鰭中，且其寬度主要由鰭的高度決定。然而，在集成電路制造工藝中，難以控制晶片上形成的鰭的高度相同，從而導致晶片上器件性能的不一致性。
[0003]特別是，在體FinFET(即，形成于體半導體襯底上的FinFET)中，在源漏區之間可能存在經由鰭下方襯底部分的泄漏，這也可稱作穿通(punch-through)。目前，難以形成高質量的穿通阻止層。
【發明內容】
[0004]本公開的目的至少部分地在于提供一種具有新穎的穿通阻止層結構的互補金屬氧化物半導體(CMOS)器件及其制造方法。
[0005]根據本公開的一個方面，提供了一種CMOS器件，包括η型器件和ρ型器件，其中，η型器件和ρ型器件各自均包括:在襯底上依次形成的構圖的第一半導體層和第二半導體層，其中，第一半導體層和第二半導體層被構圖為鰭狀結構，且第一半導體層相對于第二半導體層橫向凹入；在所述橫向凹入中形成的體側墻，體側墻包括電介質材料；在襯底上形成的隔離層，所述隔離層的頂面位于第一半導體層的頂面和底面之間，其中鰭狀結構在隔離層上方的部分充當該η型器件或ρ型器件的鰭；以及在隔離層上形成的與鰭相交的柵堆疊，其中，體側墻帶有電荷。
[0006]根據本公開的另一方面，提供了一種制造CMOS器件的方法，包括:在襯底上依次形成第一半導體層和第二半導體層；對第二半導體層、第一半導體層進行構圖，以在η型器件區域中形成針對η型器件的第一鰭狀結構且在ρ型器件區域中形成針對ρ型器件的第二鰭狀結構；選擇性刻蝕第一和第二鰭狀結構各自的第一半導體層，使其橫向凹入；在第一和第二鰭狀結構各自的橫向凹入中分別填充帶電荷的電介質，以形成第一體側墻和第二體側墻；在襯底上形成隔離層，所述隔離層露出所述第一和第二體側墻各自的一部分，其中第一鰭狀結構在隔離層上方的部分充當該η型器件的鰭，第二鰭狀結構在隔離層上方的部分充當該Ρ型器件的鰭；以及在隔離層上形成分別與各鰭相交的第一柵堆疊和第二柵堆疊。
[0007]根據本公開的實施例，鰭狀結構包括第一半導體層和第二半導體層，且第一半導體層相對于第二半導體層凹入。在第一半導體層的該橫向凹入中，形成帶電荷的體側墻。該體側墻可以在第一半導體層中引入空穴或電子，從而使第一半導體層呈現ρ型或η型，并因此可以很好地充當該半導體器件的穿通阻止層。與通過離子注入或熱擴散等方式形成的常規穿通阻止層相比，可以在鰭的高度方向上實現更陡峭的穿通阻止層電子或空穴分布，并因此減小隨機摻雜波動。
【附圖說明】
[0008]通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優點將更為清楚，在附圖中:
[0009]圖1-13是示出了根據本公開實施例的制造半導體器件流程的示意圖。
【具體實施方式】
[0010]以下，將參照附圖來描述本公開的實施例。但是應該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本公開的概念。
[0011]在附圖中示出了根據本公開實施例的各種結構示意圖。這些圖并非是按比例繪制的，其中為了清楚表達的目的，放大了某些細節，并且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際中可能由于制造公差或技術限制而有所偏差，并且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。
[0012]在本公開的上下文中，當將一層/元件稱作位于另一層/元件“上”時，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當調轉朝向時，該層/元件可以位于該另一層/元件“下”。
[0013]根據本公開的實施例，提供了一種CMOS器件，包括η型器件和ρ型器件(例如，FinFET，特別是體FinFET)。η型器件和ρ型器件均可以包括在襯底上形成的鰭狀結構，鰭狀結構可以被襯底上形成的隔離層限定出該器件的鰭。具體地，隔離層在襯底上形成為露出一部分鰭狀結構，即，隔離層在鰭狀結構兩側的襯底上形成。鰭狀結構被隔離層露出的部分(即，鰭狀結構在隔離層或者具體地在隔離層頂面上方的部分)可以充當該器件的鰭，隨后在鰭上形成柵介質層和柵電極層。具體地，可以形成與鰭相交的柵堆疊，柵堆疊包括依次堆疊的柵介質層和柵電極層。
[0014]根據本公開的實施例，可以在襯底上例如通過外延形成至少一個半導體層。這樣，在例如通過刻蝕來構圖鰭狀結構時，為形成相同高度的鰭狀結構，刻蝕進入襯底中的深度相對于常規技術可以減小(甚至可以為零，這種情況下，完全通過所述至少一個半導體層來形成鰭狀結構)，從而可以更加容易控制刻蝕深度的一致性。此外，外延層的厚度一致性可以相對容易地控制，結果，可以改善最終形成的鰭狀結構的高度的一致性。
[0015]根本公開的優選實施例，所述至少一個半導體層包括兩個或更多的半導體層。在這些半導體層中，相鄰的半導體層可以相對于彼此具有刻蝕選擇性，從而可以選擇性刻蝕每一半導體層。在形成鰭狀結構之后，可以選擇性刻蝕其中的某一層(或多層)，使其橫向變窄(凹入)。可以在這種橫向凹入中填充電介質，以形成體側墻(body spacer)。另外，如此形成隔離層，使得隔離層露出體側墻的一部分。從而體側墻位于最終形成鰭的底部(初始形成的鰭狀結構被隔離層所包圍的部分不再充當用來形成溝道的真正鰭)。
[0016]這樣，在最終形成鰭的底部，由于體側墻，隨后形成的柵與鰭之間的電介質層較厚，從而形成的寄生電容相對較小。
[0017]根據本公開的實施例，體側墻可以帶電荷。于是，帶電荷的體側墻可以在第一半導體層中引入空穴或電子。因此，第一半導體層可以充當穿通阻止層。
[0018]例如，第一半導體層可以包括η型摻雜劑。在此情況下，對于η型器件，體側墻可以帶相對多的凈負電荷，使得第一半導體層呈現Ρ型；而對于Ρ型器件，體側墻可以帶相對少的凈負電荷或者帶凈正電荷，使得第一半導體層呈現η型。備選地，第二半導體層可以包括Ρ型摻雜劑。在此情況下，對于η型器件，體側墻可以帶相對少的凈正電荷或者帶凈負電荷，使得第一半導體層呈現Ρ型；而對于Ρ型器件，體側墻可以帶相對多的凈正電荷，使得第二半導體層呈現η型。
[0019]根據本公開的實施例，隔離層可以通過在襯底上淀積電介質材料然后回蝕來形成。電介質材料可以基本上覆蓋所形成的鰭狀結構，且位于鰭狀結構頂部的電介質材料厚度充分小于位于襯底上的電介質材料厚度，例如初始鰭狀結構頂部的電介質材料厚度可以小于位于襯底上的電介質材料厚度的三分之一，優選為四分之一。例如，這可以通過高密度等離子體(HDP)淀積來實現。另外，在形成多個鰭狀結構的情況下，位于每一鰭狀結構的頂面之上的電介質材料的厚度可以小于與其相鄰的鰭狀結構